5 引腳配置和功能

圖 5-1 PAP 封裝64 引腳 HTQFP頂視圖

表 5-1 引腳功能

引腳		I/O	類型	說(shuō)明
編號(hào)	名稱	I/O	類型	說(shuō)明
1	VCC5_DIG	-	PWR	數(shù)字電路的電源。
2	CLKIN1_P/FIN1_P/FBCLKIN_P	I	ANLG	CLKIN1_P：PLL1 的參考時(shí)鐘輸入端口 1。FIN1_P：外部 VCO 輸入或時(shí)鐘分配輸入。FBCLKIN_P：外部時(shí)鐘反饋輸入的反饋輸入（0 延遲模式）。
3	CLKIN1_N	I	ANLG	PLL1 的參考時(shí)鐘輸入端口 1。
	FIN1_N			外部 VCO 輸入或時(shí)鐘分配輸入。
	FBCLK_N			外部時(shí)鐘反饋輸入的反饋輸入（0 延遲模式）。
4	VCC6_PLL1	-	PWR	PLL1 的電源、電荷泵 1、保持 DAC
5	CLKIN0_P	I	ANLG	PLL1 的參考時(shí)鐘輸入端口 0。
6	CLKIN0_N	I	ANLG	PLL1 的參考時(shí)鐘輸入端口 0。
7	VCC7_OSCOUT	-	PWR	OSCOUT 引腳的電源。
8	OSCOUT_P	I/O	可編程	OSCIN 引腳的緩沖輸出
8	CLKIN2_P	I/O	可編程	PLL1 的參考時(shí)鐘輸入端口 2。
9	OSCOUT_N	I/O	可編程	OSCIN 引腳的緩沖輸出
9	CLKIN2_N	I/O	可編程	PLL1 的參考時(shí)鐘輸入端口 2。
10	VCC8_OSCIN	-	PWR	OSCIN 電源
11	OSCIN_P	I	ANLG	PLL1 的反饋和 PLL2 的基準(zhǔn)輸入。交流耦合。
12	OSCIN_N	I	ANLG	PLL1 的反饋和 PLL2 的基準(zhǔn)輸入。交流耦合。
13	VCC9_CP2	-	PWR	PLL2 電荷泵的電源。
14	CPOUT2	O	ANLG	電荷泵 2 輸出。
15	VCC10_PLL2	-	PWR	PLL2 的電源。
16	STATUS_LD2	I/O	可編程	可編程狀態(tài)引腳。
17	CLKOUT9_P	O	可編程	時(shí)鐘輸出 9。對(duì)于 JESD204B/C 系統(tǒng)，建議使用 SYSREF 時(shí)鐘。⁽¹⁾可編程格式：CML、LVPECL、LCPECL、LVDS 或 2xLVCMOS。
18	CLKOUT9_N	O	可編程
19	CLKOUT8_P	O	可編程	時(shí)鐘輸出 8。對(duì)于 JESD204B/C 系統(tǒng)，建議使用器件時(shí)鐘。⁽¹⁾可編程格式：CML、LVPECL、LCPECL、LVDS 或 2xLVCMOS。
20	CLKOUT8_N	O	可編程
21	VCC11_CG3	-	PWR	時(shí)鐘輸出 8、9、10 和 11 的電源。
22	CLKOUT10_P	O	可編程	時(shí)鐘輸出 10。對(duì)于 JESD204B/C 系統(tǒng)，建議使用器件時(shí)鐘。⁽¹⁾可編程格式：CML、LVPECL、LCPECL、LVDS 或 2xLVCMOS。
23	CLKOUT10_N	O	可編程
24	CLKOUT11_P	O	可編程	時(shí)鐘輸出 11。對(duì)于 JESD204B/C 系統(tǒng)，建議使用 SYSREF 時(shí)鐘。⁽¹⁾可編程格式：CML、LVPECL、LCPECL、LVDS 或 2xLVCMOS。
25	CLKOUT11_N	O	可編程
26	CLKIN_SEL0	I/O	可編程	可編程狀態(tài)引腳。
27	CLKIN_SEL1	I/O	可編程	可編程狀態(tài)引腳。
28	CLKOUT13_P	O	可編程	時(shí)鐘輸出 13。對(duì)于 JESD204B/C 系統(tǒng)，建議使用 SYSREF 時(shí)鐘。⁽¹⁾可編程格式：CML、LVPECL、LCPECL、LVDS 或 2xLVCMOS。
29	CLKOUT13_N	O	可編程
30	CLKOUT12_P	O	可編程	時(shí)鐘輸出 12。對(duì)于 JESD204B/C 系統(tǒng)，建議使用器件時(shí)鐘。⁽¹⁾可編程格式：CML、LVPECL、LCPECL 或 LVDS。
31	CLKOUT12_N	O	可編程
32	VCC12_CG0	-	PWR	時(shí)鐘輸出 0、1、12 和 13 的電源。
33	CLKOUT0_P	O	可編程	時(shí)鐘輸出 0。對(duì)于 JESD204B/C 系統(tǒng)，建議使用器件時(shí)鐘。⁽¹⁾可編程格式：CML、LVPECL、LCPECL 或 LVDS。
34	CLKOUT0_N	O	可編程
35	CLKOUT1_P	O	可編程	時(shí)鐘輸出 1。對(duì)于 JESD204B/C 系統(tǒng)，建議使用 SYSREF 時(shí)鐘。可編程格式：CML、LVPECL、LCPECL、LVDS 或 2xLVCMOS。
36	CLKOUT1_N	O	可編程
37	RESET/GPO	I	CMOS	器件復(fù)位輸入或 GPO
38	SYNC/SYSREF_REQ	I	CMOS	用于請(qǐng)求連續(xù) SYSREF 的同步輸入或 SYSREF_REQ。
39	GND	-	GND	該引腳應(yīng)接地。
40	FIN0_P	I	ANLG	用于外部 VCO 或時(shí)鐘分配的高速輸入。對(duì)于大于 3250MHz 的頻率，支持 /2。
41	FIN0_N	I	ANLG	用于外部 VCO 或時(shí)鐘分配的高速輸入。對(duì)于大于 3250MHz 的頻率，支持 /2。
42	VCC1_VCO	-	PWR	用于 VCO 和時(shí)鐘分配的電源。
43	LDOBYP1	-	ANLG	LDO 旁路，通過(guò) 10μF 電容器旁路至接地。
44	LDOBYP2	-	ANLG	LDO 旁路，通過(guò) 0.1μF 電容器旁路至接地。
45	CLKOUT3_P	O	可編程	時(shí)鐘輸出 3。對(duì)于 JESD204B/C 系統(tǒng)，建議使用 SYSREF 時(shí)鐘。⁽¹⁾可編程格式：CML、LVPECL、LCPECL、LVDS 或 2xLVCMOS。
46	CLKOUT3_N	O	可編程
47	CLKOUT2_P	O	可編程	時(shí)鐘輸出 2。對(duì)于 JESD204B/C 系統(tǒng)，建議使用器件時(shí)鐘?？删幊谈袷剑篊ML、LVPECL、LCPECL 或 LVDS。
48	CLKOUT2_N	O	可編程
49	VCC2_CG1	-	PWR	時(shí)鐘輸出 2 和 3 的電源。
50	CS#	I	CMOS	片選
51	SCK	I	CMOS	SPI 時(shí)鐘
52	SDIO	I/O	CMOS	SPI 數(shù)據(jù)
53	VCC3_SYSREF	-	PWR	SYSREF 分頻器和 SYNC 的電源。
54	CLKOUT5_P	O	可編程	時(shí)鐘輸出 5。對(duì)于 JESD204B/C 系統(tǒng)，建議使用 SYSREF 時(shí)鐘。⁽¹⁾可編程格式：CML、LVPECL、LCPECL、LVDS 或 2xLVCMOS。
55	CLKOUT5_N	O	可編程
56	CLKOUT4_P	O	可編程	時(shí)鐘輸出 4。對(duì)于 JESD204B/C 系統(tǒng)，建議使用器件時(shí)鐘。⁽¹⁾可編程格式：CML、LVPECL、LCPECL 或 LVDS。
57	CLKOUT4_N	O	可編程
58	VCC4_CG2	-	PWR	時(shí)鐘輸出 4、5、6 和 7 的電源。
59	CLKOUT6_P	O	可編程	時(shí)鐘輸出 6。對(duì)于 JESD204B/C 系統(tǒng)，建議使用器件時(shí)鐘。⁽¹⁾可編程格式：CML、LVPECL、LCPECL 或 LVDS。
60	CLKOUT6_N	O	可編程
61	CLKOUT7_P	O	可編程	時(shí)鐘輸出 7。對(duì)于 JESD204B/C 系統(tǒng)，建議使用 SYSREF 時(shí)鐘。⁽¹⁾可編程格式：CML、LVPECL、LCPECL、LVDS 或 2xLVCMOS。
62	CLKOUT7_N	O	可編程
63	STATUS_LD1	I/O	可編程	可編程狀態(tài)引腳。
64	CPOUT1	O	ANLG	電荷泵 1 輸出。
DAP	DAP	-	GND	裸片連接焊盤(pán)，連接至 GND。

(1) 器件時(shí)鐘和 SYSREF 的實(shí)際理想分配取決于對(duì)常用頻率進(jìn)行分組的頻率規(guī)劃。

封裝選項(xiàng)

機(jī)械數(shù)據(jù) (封裝 | 引腳)

散熱焊盤(pán)機(jī)械數(shù)據(jù) (封裝 | 引腳)

訂購(gòu)信息

5 引腳配置和功能