ZHCSQ63 may 2023 LMK04368-EP
PRODUCTION DATA
- 1
- 1 特性
- 2 應(yīng)用
- 3 說明
- 4 修訂歷史記錄
- 5 引腳配置和功能
- 6 規(guī)格
- 7 參數(shù)測量信息
-
8 詳細(xì)說明
- 8.1 概述
- 8.2 功能方框圖
- 8.3 特性說明
- 8.4 器件功能模式
- 8.5 編程
- 8.6
寄存器映射
- 8.6.1 用于器件編程的寄存器映射
- 8.6.2
器件寄存器說明
- 8.6.2.1 系統(tǒng)功能
- 8.6.2.2
（0x100 至 0x137）器件時鐘和 SYSREF 時鐘輸出控制
- 8.6.2.2.1 DCLKX_Y_DIV
- 8.6.2.2.2 DCLKX_Y_DDLY
- 8.6.2.2.3 CLKoutX_Y_PD、CLKoutX_Y_ODL、CLKoutX_Y_IDL、DCLKX_Y_DDLY_PD、DCLKX_Y_DDLY[9:8]、DCLKX_Y_DIV[9:8]
- 8.6.2.2.4 CLKoutX_SRC_MUX、DCLKX_Y_PD、DCLKX_Y_BYP、DCLKX_Y_DCC、DCLKX_Y_POL、DCLKX_Y_HS
- 8.6.2.2.5 CLKoutY_SRC_MUX、SCLKX_Y_PD、SCLKX_Y_DIS_MODE、SCLKX_Y_POL、SCLKX_Y_HS
- 8.6.2.2.6 SCLKX_Y_ADLY_EN、SCLKX_Y_ADLY
- 8.6.2.2.7 SCLKX_Y_DDLY
- 8.6.2.2.8 CLKoutY_FMT、CLKoutX_FMT
- 8.6.2.3
SYSREF、SYNC 和器件配置
- 8.6.2.3.1 VCO_MUX、OSCout_MUX、OSCout_FMT
- 8.6.2.3.2 SYSREF_REQ_EN、SYNC_BYPASS、SYSREF_MUX
- 8.6.2.3.3 SYSREF_DIV
- 8.6.2.3.4 SYSREF_DDLY
- 8.6.2.3.5 SYSREF_PULSE_CNT
- 8.6.2.3.6 PLL2_RCLK_MUX、PLL2_NCLK_MUX、PLL1_NCLK_MUX、FB_MUX、FB_MUX_EN
- 8.6.2.3.7 PLL1_PD、VCO_LDO_PD、VCO_PD、OSCin_PD、SYSREF_GBL_PD、SYSREF_PD、SYSREF_DDLY_PD、SYSREF_PLSR_PD
- 8.6.2.3.8 DDLYdSYSREF_EN、DDLYdX_EN
- 8.6.2.3.9 DDLYd_STEP_CNT
- 8.6.2.3.10 SYSREF_CLR、SYNC_1SHOT_EN、SYNC_POL、SYNC_EN、SYNC_PLL2_DLD、SYNC_PLL1_DLD、SYNC_MODE
- 8.6.2.3.11 SYNC_DISSYSREF、SYNC_DISX
- 8.6.2.3.12 PLL1R_SYNC_EN、PLL1R_SYNC_SRC、PLL2R_SYNC_EN、FIN0_DIV2_EN、FIN0_INPUT_TYPE
- 8.6.2.4
(0x146 - 0x149) CLKIN 控制
- 8.6.2.4.1 CLKin_SEL_PIN_EN、CLKin_SEL_PIN_POL、CLKin2_EN、CLKin1_EN、CLKin0_EN、CLKin2_TYPE、CLKin1_TYPE、CLKin0_TYPE
- 8.6.2.4.2 CLKin_SEL_AUTO_REVERT_EN、CLKin_SEL_AUTO_EN、CLKin_SEL_MANUAL、CLKin1_DEMUX、CLKin0_DEMUX
- 8.6.2.4.3 CLKin_SEL0_MUX、CLKin_SEL0_TYPE
- 8.6.2.4.4 SDIO_RDBK_TYPE、CLKin_SEL1_MUX、CLKin_SEL1_TYPE
- 8.6.2.5 RESET_MUX、RESET_TYPE
- 8.6.2.6
(0x14B - 0x152) 保持
- 8.6.2.6.1 LOS_TIMEOUT、LOS_EN、TRACK_EN、HOLDOVER_FORCE、MAN_DAC_EN、MAN_DAC[9:8]
- 8.6.2.6.2 MAN_DAC
- 8.6.2.6.3 DAC_TRIP_LOW
- 8.6.2.6.4 DAC_CLK_MULT、DAC_TRIP_HIGH
- 8.6.2.6.5 DAC_CLK_CNTR
- 8.6.2.6.6 CLKin_OVERRIDE、HOLDOVER_EXIT_MODE、HOLDOVER_PLL1_DET、LOS_EXTERNAL_INPUT、HOLDOVER_VTUNE_DET、CLKin_SWITCH_CP_TRI、HOLDOVER_EN
- 8.6.2.6.7 HOLDOVER_DLD_CNT
- 8.6.2.7 (0x153 - 0x15F) PLL1 配置
- 8.6.2.8 (0x160 - 0x16E) PLL2 配置
- 8.6.2.9 (0x16F - 0x555) 其他寄存器
- 9 應(yīng)用和實施
- 10器件和文檔支持
- 11機械、封裝和可訂購信息
封裝選項
機械數(shù)據(jù) (封裝 | 引腳)
- PAP|64
散熱焊盤機械數(shù)據(jù) (封裝 | 引腳)
- PAP|64
訂購信息
9.3.1 系統(tǒng)級方框圖
圖 9-20 示例應(yīng)用 - 系統(tǒng)原理圖（不包括電源）圖 9-20 顯示主參考時鐘輸入為 CLKin0/0*。一個輔助參考時鐘驅(qū)動 CLKin1/1*。兩個時鐘均描述為交流耦合驅(qū)動器。連接到 OSCin/OSCin* 端口的 VCXO 配置為交流耦合單端驅(qū)動器。任何輸入端口（CLKin0/0*、CLKin1/1*、CLKin2/2*、OSCin/OSCin*）都可以配置為差分或單端。
PLL1 的環(huán)路濾波器配置為二階無源濾波器，而 PLL2 的環(huán)路濾波器配置為四階無源濾波器（使用內(nèi)部三階和四階元件）。通常，對于 PLL1，無需將濾波器增大到 2 階以上。PLL2 支持通過軟件編程來控制三階和四階元件。PLLatinum Sim 可用于計算實現(xiàn)卓越相位噪聲所需的環(huán)路濾波器值。
所有 LVPECL 時鐘輸出均與 0.1μF 電容器進(jìn)行交流耦合。一些 LVPECL 輸出用 240kΩ 發(fā)射極電阻器表示，一些用 150kΩ 發(fā)射極電阻器來表示。LVPECL 時鐘輸出可使用 120Ω 至 240Ω 之間的發(fā)射極電阻器。OSCout LVPECL 格式僅支持 240Ω 發(fā)射極電阻器，圖中顯示了 240Ω 發(fā)射極電阻器。LCPECL SYSREF 輸出為直流耦合，其端接值與電氣特性中為 LCPECL 指定的條件相匹配。JESD204B 和 JESD204C LVDS 輸出為直流耦合。未使用的輸出保持懸空狀態(tài)。
PCB 設(shè)計會影響串?dāng)_性能。與松散耦合時鐘布線相比，緊密耦合時鐘布線的串?dāng)_更小。接近其他時鐘布線會影響串?dāng)_。
圖 9-21 示例應(yīng)用 - 電源系統(tǒng)原理圖圖 9-21 顯示了一個示例去耦和旁路方案，該方案可應(yīng)用于圖 9-20 中所示的配置。以虛線繪制的元件是可選的。這些示例設(shè)計中使用了兩個電源平面，一個用于時鐘輸出，另一個用于 PLL 電路。通過將具有相同頻率或可以耐受不同頻率輸出之間潛在串?dāng)_的 CLKout 的時鐘輸出 Vcc 引腳連接在一起，可以減少去耦元件數(shù)。在這兩個示例中，因為沒有使用時鐘組 0 的輸出，VCC2 和 VCC11 可以連接在一起。PCB 設(shè)計會影響電源的阻抗。過孔和布線會增加電源的阻抗。確保實現(xiàn)良好的直接返回電流路徑。