ZHCSQ63 may 2023 LMK04368-EP
PRODUCTION DATA
通過(guò)編程 MAN_DAC_EN = 0 和 TRACK_EN = 1，可在保持期間在 CPout1 引腳上設(shè)置 CPout1 的跟蹤電壓。當(dāng) DAC 已獲取當(dāng)前 CPout1 電壓時(shí)，系統(tǒng)會(huì)設(shè)置 DAC_LOCKED 信號(hào)，可通過(guò)分別對(duì) PLL1_LD_MUX 或 PLL2_LD_MUX 進(jìn)行編程在 Status_LD1 或 Status_LD2 引腳上觀察到該信號(hào)。
跟蹤的 CPout1 子模式的 DAC 值更新速率為 PLL1 相位檢測(cè)器頻率除以 (DAC_CLK_MULT × DAC_CLK_CNTR)。
DAC 更新速率應(yīng)編程為 ≤ 100kHz，從而確保實(shí)現(xiàn) DAC 保持精度。
能夠?qū)β?DAC 更新速率進(jìn)行編程，例如，當(dāng)使用 1024kHz PLL1 相位檢測(cè)器頻率且 DAC_CLK_MULT = 16,384 和 DAC_CLK_CNTR = 255 時(shí)，每 4.08 秒進(jìn)行一次 DAC 更新，讓器件可以在發(fā)生導(dǎo)致出現(xiàn)保持的事件之前，回溯 CPout1 并將其設(shè)置為之前良好的 CPout1 調(diào)諧電壓值。
可以使用 RB_DAC_VALUE 讀回 DAC 當(dāng)前電壓值，請(qǐng)參閱 RB_DAC_VALUE 部分。