ZHCSQ63 may   2023 LMK04368-EP

PRODUCTION DATA  

1.   1
2. 1 特性
3. 2 應(yīng)用
4. 3 說明
5. 4 修訂歷史記錄
6. 5 引腳配置和功能
7. 6 規(guī)格
   1. 6.1 絕對最大額定值
   2. 6.2 ESD 等級
   3. 6.3 建議運(yùn)行條件
   4. 6.4 熱性能信息
   5. 6.5 電氣特性
   6. 6.6 時(shí)序要求
   7. 6.7 時(shí)序圖
   8. 6.8 典型特性
8. 7 參數(shù)測量信息
   1. 7.1 電荷泵電流規(guī)格定義
      1. 7.1.1 電荷泵輸出電流幅度變化與電荷泵輸出電壓間的關(guān)系
      2. 7.1.2 電荷泵灌電流與電荷泵輸出拉電流失配間的關(guān)系
      3. 7.1.3 電荷泵輸出電流幅度變化與環(huán)境溫度間的關(guān)系
   2. 7.2 差分電壓測量術(shù)語
9. 8 詳細(xì)說明
   1. 8.1 概述
      1. 8.1.1 與 LMK04832 的區(qū)別
         1. 8.1.1.1 抖動(dòng)清除
         2. 8.1.1.2 JEDEC JESD204B/C 支持
      2. 8.1.2 時(shí)鐘輸入
         1. 8.1.2.1 PLL1 的輸入
         2. 8.1.2.2 PLL2 的輸入
         3. 8.1.2.3 使用時(shí)鐘分配模式時(shí)的輸入
      3. 8.1.3 PLL1
         1. 8.1.3.1 頻率保持
         2. 8.1.3.2 用于 PLL1 的外部 VCXO
      4. 8.1.4 PLL2
         1. 8.1.4.1 PLL2 的內(nèi)部 VCO
         2. 8.1.4.2 外部 VCO 模式
      5. 8.1.5 時(shí)鐘分配
         1. 8.1.5.1 時(shí)鐘分頻器
         2. 8.1.5.2 高性能分頻器旁路模式
         3. 8.1.5.3 SYSREF 時(shí)鐘分頻器
         4. 8.1.5.4 器件時(shí)鐘延遲
         5. 8.1.5.5 動(dòng)態(tài)數(shù)字延遲
         6. 8.1.5.6 SYSREF 延遲：全局和本地
         7. 8.1.5.7 可編程輸出格式
         8. 8.1.5.8 時(shí)鐘輸出同步
      6. 8.1.6 0 延遲
      7. 8.1.7 狀態(tài)引腳
   2. 8.2 功能方框圖
   3. 8.3 特性說明
      1. 8.3.1 同步 PLL R 分頻器
         1. 8.3.1.1 PLL1 R 分頻器同步
         2. 8.3.1.2 PLL2 R 分頻器同步
      2. 8.3.2 SYNC/SYSREF
      3. 8.3.3 JEDEC JESD204B/C
         1. 8.3.3.1 如何啟用 SYSREF
            1. 8.3.3.1.1 SYSREF 設(shè)置示例
            2. 8.3.3.1.2 SYSREF_CLR
         2. 8.3.3.2 SYSREF 模式
            1. 8.3.3.2.1 SYSREF 脈沖發(fā)生器
            2. 8.3.3.2.2 連續(xù) SYSREF
            3. 8.3.3.2.3 SYSREF 請求
      4. 8.3.4 數(shù)字延遲
         1. 8.3.4.1 固定數(shù)字延遲
         2. 8.3.4.2 固定數(shù)字延遲示例
         3. 8.3.4.3 動(dòng)態(tài)數(shù)字延遲
         4. 8.3.4.4 單個(gè)和多個(gè)動(dòng)態(tài)數(shù)字延遲示例
      5. 8.3.5 SYSREF 與器件時(shí)鐘對齊
      6. 8.3.6 輸入時(shí)鐘切換
         1. 8.3.6.1 輸入時(shí)鐘切換 - 手動(dòng)模式
         2. 8.3.6.2 輸入時(shí)鐘切換 - 引腳選擇模式
         3. 8.3.6.3 輸入時(shí)鐘切換 - 自動(dòng)模式
      7. 8.3.7 數(shù)字鎖定檢測 (DLD)
         1. 8.3.7.1 計(jì)算數(shù)字鎖定檢測頻率精度
      8. 8.3.8 保持
         1. 8.3.8.1 啟用保持
            1. 8.3.8.1.1 固定（手動(dòng)）CPout1 保持模式
            2. 8.3.8.1.2 跟蹤 CPout1 保持模式
         2. 8.3.8.2 在保持期間
         3. 8.3.8.3 退出保持
         4. 8.3.8.4 保持頻率精度和 DAC 性能
      9. 8.3.9 PLL2 環(huán)路濾波器
   4. 8.4 器件功能模式
      1. 8.4.1 雙 PLL
         1. 8.4.1.1 雙環(huán)路
         2. 8.4.1.2 具有級聯(lián) 0 延遲的雙環(huán)路
         3. 8.4.1.3 具有嵌套 0 延遲的雙環(huán)路
      2. 8.4.2 單個(gè) PLL
         1. 8.4.2.1 PLL2 單環(huán)路
            1. 8.4.2.1.1 具有 0 延遲的 PLL2 單環(huán)路
         2. 8.4.2.2 具有外部 VCO 的 PLL2
      3. 8.4.3 分配模式
   5. 8.5 編程
      1. 8.5.1 建議編程序列
   6. 8.6 寄存器映射
      1. 8.6.1 用于器件編程的寄存器映射
      2. 8.6.2 器件寄存器說明
         1. 8.6.2.1 系統(tǒng)功能
            1. 8.6.2.1.1 RESET、SPI_3WIRE_DIS
            2. 8.6.2.1.2 POWERDOWN
            3. 8.6.2.1.3 ID_DEVICE_TYPE
            4. 8.6.2.1.4 ID_PROD
            5. 8.6.2.1.5 ID_MASKREV
            6. 8.6.2.1.6 ID_VNDR
         2. 8.6.2.2 （0x100 至 0x137）器件時(shí)鐘和 SYSREF 時(shí)鐘輸出控制
            1. 8.6.2.2.1 DCLKX_Y_DIV
            2. 8.6.2.2.2 DCLKX_Y_DDLY
            3. 8.6.2.2.3 CLKoutX_Y_PD、CLKoutX_Y_ODL、CLKoutX_Y_IDL、DCLKX_Y_DDLY_PD、DCLKX_Y_DDLY[9:8]、DCLKX_Y_DIV[9:8]
            4. 8.6.2.2.4 CLKoutX_SRC_MUX、DCLKX_Y_PD、DCLKX_Y_BYP、DCLKX_Y_DCC、DCLKX_Y_POL、DCLKX_Y_HS
            5. 8.6.2.2.5 CLKoutY_SRC_MUX、SCLKX_Y_PD、SCLKX_Y_DIS_MODE、SCLKX_Y_POL、SCLKX_Y_HS
            6. 8.6.2.2.6 SCLKX_Y_ADLY_EN、SCLKX_Y_ADLY
            7. 8.6.2.2.7 SCLKX_Y_DDLY
            8. 8.6.2.2.8 CLKoutY_FMT、CLKoutX_FMT
         3. 8.6.2.3 SYSREF、SYNC 和器件配置
            1. 8.6.2.3.1  VCO_MUX、OSCout_MUX、OSCout_FMT
            2. 8.6.2.3.2  SYSREF_REQ_EN、SYNC_BYPASS、SYSREF_MUX
            3. 8.6.2.3.3  SYSREF_DIV
            4. 8.6.2.3.4  SYSREF_DDLY
            5. 8.6.2.3.5  SYSREF_PULSE_CNT
            6. 8.6.2.3.6  PLL2_RCLK_MUX、PLL2_NCLK_MUX、PLL1_NCLK_MUX、FB_MUX、FB_MUX_EN
            7. 8.6.2.3.7  PLL1_PD、VCO_LDO_PD、VCO_PD、OSCin_PD、SYSREF_GBL_PD、SYSREF_PD、SYSREF_DDLY_PD、SYSREF_PLSR_PD
            8. 8.6.2.3.8  DDLYdSYSREF_EN、DDLYdX_EN
            9. 8.6.2.3.9  DDLYd_STEP_CNT
            10. 8.6.2.3.10 SYSREF_CLR、SYNC_1SHOT_EN、SYNC_POL、SYNC_EN、SYNC_PLL2_DLD、SYNC_PLL1_DLD、SYNC_MODE
            11. 8.6.2.3.11 SYNC_DISSYSREF、SYNC_DISX
            12. 8.6.2.3.12 PLL1R_SYNC_EN、PLL1R_SYNC_SRC、PLL2R_SYNC_EN、FIN0_DIV2_EN、FIN0_INPUT_TYPE
         4. 8.6.2.4 (0x146 - 0x149) CLKIN 控制
            1. 8.6.2.4.1 CLKin_SEL_PIN_EN、CLKin_SEL_PIN_POL、CLKin2_EN、CLKin1_EN、CLKin0_EN、CLKin2_TYPE、CLKin1_TYPE、CLKin0_TYPE
            2. 8.6.2.4.2 CLKin_SEL_AUTO_REVERT_EN、CLKin_SEL_AUTO_EN、CLKin_SEL_MANUAL、CLKin1_DEMUX、CLKin0_DEMUX
            3. 8.6.2.4.3 CLKin_SEL0_MUX、CLKin_SEL0_TYPE
            4. 8.6.2.4.4 SDIO_RDBK_TYPE、CLKin_SEL1_MUX、CLKin_SEL1_TYPE
         5. 8.6.2.5 RESET_MUX、RESET_TYPE
         6. 8.6.2.6 (0x14B - 0x152) 保持
            1. 8.6.2.6.1 LOS_TIMEOUT、LOS_EN、TRACK_EN、HOLDOVER_FORCE、MAN_DAC_EN、MAN_DAC[9:8]
            2. 8.6.2.6.2 MAN_DAC
            3. 8.6.2.6.3 DAC_TRIP_LOW
            4. 8.6.2.6.4 DAC_CLK_MULT、DAC_TRIP_HIGH
            5. 8.6.2.6.5 DAC_CLK_CNTR
            6. 8.6.2.6.6 CLKin_OVERRIDE、HOLDOVER_EXIT_MODE、HOLDOVER_PLL1_DET、LOS_EXTERNAL_INPUT、HOLDOVER_VTUNE_DET、CLKin_SWITCH_CP_TRI、HOLDOVER_EN
            7. 8.6.2.6.7 HOLDOVER_DLD_CNT
         7. 8.6.2.7 (0x153 - 0x15F) PLL1 配置
            1. 8.6.2.7.1 CLKin0_R
            2. 8.6.2.7.2 CLKin1_R
            3. 8.6.2.7.3 CLKin2_R
            4. 8.6.2.7.4 PLL1_N
            5. 8.6.2.7.5 PLL1_WND_SIZE、PLL1_CP_TRI、PLL1_CP_POL、PLL1_CP_GAIN
            6. 8.6.2.7.6 PLL1_DLD_CNT
            7. 8.6.2.7.7 HOLDOVER_EXIT_NADJ
            8. 8.6.2.7.8 PLL1_LD_MUX, PLL1_LD_TYPE
         8. 8.6.2.8 (0x160 - 0x16E) PLL2 配置
            1. 8.6.2.8.1 PLL2_R
            2. 8.6.2.8.2 PLL2_P、OSCin_FREQ、PLL2_REF_2X_EN
            3. 8.6.2.8.3 PLL2_N_CAL
            4. 8.6.2.8.4 PLL2_N
            5. 8.6.2.8.5 PLL2_WND_SIZE、PLL2_CP_GAIN、PLL2_CP_POL、PLL2_CP_TRI
            6. 8.6.2.8.6 PLL2_DLD_CNT
            7. 8.6.2.8.7 PLL2_LD_MUX、PLL2_LD_TYPE
         9. 8.6.2.9 (0x16F - 0x555) 其他寄存器
            1. 8.6.2.9.1 PLL2_PRE_PD、PLL2_PD、FIN0_PD
            2. 8.6.2.9.2 PLL1R_RST
            3. 8.6.2.9.3 CLR_PLL1_LD_LOST、CLR_PLL2_LD_LOST
            4. 8.6.2.9.4 RB_PLL1_LD_LOST、RB_PLL1_LD、RB_PLL2_LD_LOST、RB_PLL2_LD
            5. 8.6.2.9.5 RB_DAC_VALUE (MSB)、RB_CLKinX_SEL、RB_CLKinX_LOS
            6. 8.6.2.9.6 RB_DAC_VALUE
            7. 8.6.2.9.7 RB_HOLDOVER
            8. 8.6.2.9.8 SPI_LOCK
10. 9 應(yīng)用和實(shí)施
    1. 9.1 應(yīng)用信息
       1. 9.1.1 處理未使用的引腳
       2. 9.1.2 數(shù)字鎖定檢測頻率精度
          1. 9.1.2.1 最小鎖定時(shí)間計(jì)算示例
       3. 9.1.3 驅(qū)動(dòng) CLKIN 和 OSCIN 輸入
          1. 9.1.3.1 使用差分源驅(qū)動(dòng) CLKIN 和 OSCIN 引腳
          2. 9.1.3.2 使用單端源驅(qū)動(dòng) CLKIN 引腳
       4. 9.1.4 端接和使用時(shí)鐘輸出驅(qū)動(dòng)器
          1. 9.1.4.1 直流耦合差分操作的端接
          2. 9.1.4.2 交流耦合差分操作的端接
          3. 9.1.4.3 單端操作的端接
       5. 9.1.5 輸出終止和偏置
          1. 9.1.5.1 LVPECL
          2. 9.1.5.2 LVDS/HSDS
          3. 9.1.5.3 CML
       6. 9.1.6 用于實(shí)現(xiàn)最佳相位噪聲性能的 OSCin 倍頻器
    2. 9.2 典型應(yīng)用
       1. 9.2.1 設(shè)計(jì)要求
       2. 9.2.2 詳細(xì)設(shè)計(jì)過程
          1. 9.2.2.1 器件選擇
          2. 9.2.2.2 器件配置和仿真
          3. 9.2.2.3 器件設(shè)置
       3. 9.2.3 應(yīng)用曲線
    3. 9.3 系統(tǒng)示例
       1. 9.3.1 系統(tǒng)級方框圖
    4. 9.4 電源相關(guān)建議
       1. 9.4.1 電流消耗
    5. 9.5 布局
       1. 9.5.1 熱管理
       2. 9.5.2 布局指南
       3. 9.5.3 布局示例
11. 10器件和文檔支持
    1. 10.1 器件支持
       1. 10.1.1 開發(fā)支持
          1. 10.1.1.1 時(shí)鐘樹架構(gòu)
          2. 10.1.1.2 PLLatinum 仿真
          3. 10.1.1.3 TICS Pro
    2. 10.2 文檔支持
       1. 10.2.1 相關(guān)文檔
    3. 10.3 接收文檔更新通知
    4. 10.4 支持資源
    5. 10.5 商標(biāo)
    6. 10.6 靜電放電警告
    7. 10.7 術(shù)語表
12. 11機(jī)械、封裝和可訂購信息