在典型應(yīng)用中,TI 建議執(zhí)行以下步驟:
- 使用 TICS Pro 編程軟件中的器件 GUI 執(zhí)行分步設(shè)計(jì)流程,輸入設(shè)計(jì)參數(shù),計(jì)算每個(gè) PLL 域的頻率計(jì)劃,并為所需配置生成寄存器設(shè)置??蓪?dǎo)出寄存器設(shè)置(.txt 格式的寄存器十六進(jìn)制轉(zhuǎn)儲(chǔ))以啟用主機(jī)編程。
- 主機(jī)器件可在上電后通過串行接口對(duì)寄存器設(shè)置進(jìn)行編程,并發(fā)出軟復(fù)位(通過 SWRST 位)以啟動(dòng)器件。在 SWRST 之前設(shè)置 SW_SYNC,并在 SWRST 之后清除 SW_SYNC。
- 將 GPIO1 引腳接地以選擇 I2C 通信接口,或通過外部電阻將 GPIO1 拉高至 VDD_DIG 以選擇 SPI 通信接口。確定用于控制和狀態(tài)功能的邏輯 I/O 引腳分配。請(qǐng)參閱GPIO1 和 SCS_ADD 功能。
- 使用適當(dāng)?shù)?I/O 方向和電壓電平將 I2C/SPI 和邏輯 I/O 引腳(1.8V 兼容電平)連接到主機(jī)器件引腳。
- 按照振蕩器輸入 (XO) 的說明選擇 XO 頻率。
- 選擇一個(gè) XO,其目標(biāo)相位抖動(dòng)性能應(yīng)符合自由運(yùn)行或保持期間輸出時(shí)鐘所需的頻率穩(wěn)定性和精度要求。
- LMK5C22212A 可在 XO 引腳上直接接受 3.3V LVCMOS 輸入。
- 通過低噪聲 LDO 穩(wěn)壓器為 XO 供電,或優(yōu)化電源濾波以避免電源噪聲引起的 XO 時(shí)鐘抖動(dòng)。
- TICS Pro:配置 XO 頻率以匹配 XO 輸入。
- 為原理圖中的每個(gè) APLL 域連接時(shí)鐘 I/O,并使用 TICS Pro 按如下方式配置器件設(shè)置:
- 基準(zhǔn)輸入:按照時(shí)鐘輸入連接和端接 中的 LVCMOS 或差分時(shí)鐘輸入接口指南進(jìn)行操作。
- TICS Pro:對(duì)于 DPLL 模式,配置基準(zhǔn)輸入緩沖器模式以匹配基準(zhǔn)時(shí)鐘驅(qū)動(dòng)器接口要求。請(qǐng)參閱基準(zhǔn)輸入。
- TICS Pro:對(duì)于 DPLL 模式,配置 DPLL 輸入選擇模式和輸入優(yōu)先級(jí)。請(qǐng)參閱基準(zhǔn)輸入多路復(fù)用器選擇。
- TICS Pro:配置來自其他 VCO 域(級(jí)聯(lián)模式)或 XO 時(shí)鐘(非級(jí)聯(lián)模式)的每個(gè) APLL 基準(zhǔn)。
- TICS Pro:為每個(gè)輸出配置所需的時(shí)鐘頻率和 APLL 域。TICS Pro 可以計(jì)算 APLL 和輸出的 VCO 頻率和分頻器設(shè)置。為更大限度減少串?dāng)_和雜散,請(qǐng)考慮以下輸出時(shí)鐘分配指南:
- OUT[0:1] 組可以選擇任何 APLL 時(shí)鐘、XO 和 DPLL 基準(zhǔn)。
- OUT[2:3]、OUT[4:5] 和 OUT[6:11] 組可以提供 APLL1 或 APLL2 時(shí)鐘。
- 在相鄰?fù)ǖ郎蠈?duì)相同的輸出頻率(或諧波頻率)進(jìn)行分組,并盡可能使用帶單個(gè)分頻器的輸出對(duì)(例如,OUT2/3)以盡可能降低功耗。
- 當(dāng)兩個(gè)頻率之差 |fOUTx – fOUTy| 處于抖動(dòng)積分帶寬范圍(例如,12kHz 至 20MHz)內(nèi)時(shí),應(yīng)分離時(shí)鐘輸出。為盡可能減少潛在耦合,作為潛在干擾源的任何輸出都必須至少由四個(gè)靜態(tài)引腳(電源引腳、邏輯引腳或禁用輸出引腳)進(jìn)行分離。如有可能,請(qǐng)將這些時(shí)鐘放置在相對(duì)的輸出組上來分離這些時(shí)鐘,這些輸出組位于芯片的對(duì)側(cè)以實(shí)現(xiàn)更好的隔離。
- 避免任何 LVCMOS 輸出(強(qiáng)干擾源),或?qū)⑵渑c其他抖動(dòng)敏感型差分輸出時(shí)鐘進(jìn)行隔離。如果需要 LVCMOS 輸出,請(qǐng)使用雙通道互補(bǔ) LVCMOS 模式(+/- 或 -/+),并將未使用的 LVCMOS 輸出保持懸空且無任何布線。
- 如果應(yīng)用中未使用所有的輸出對(duì),請(qǐng)考慮將未使用的輸出連接到一對(duì)射頻同軸測(cè)試結(jié)構(gòu)以進(jìn)行測(cè)試(例如 SMA、SMP 端口)。
- TICS Pro:配置輸出驅(qū)動(dòng)器。
- 時(shí)鐘輸出接口:按照 時(shí)鐘輸出連接和端接 中的單端或差分時(shí)鐘輸出接口指南進(jìn)行操作。
- 差分輸出可在接收器輸入端進(jìn)行交流耦合、端接和偏置,也可與適當(dāng)?shù)慕邮掌鬟M(jìn)行直流耦合。
- LVCMOS 輸出具有內(nèi)部源端接,可直接驅(qū)動(dòng) 50Ω 布線。LVCMOS VOH 電平由內(nèi)部 LDO 編程電壓(1.8V 或 2.65V)確定。
- TICS Pro:配置 DPLL 環(huán)路帶寬。
- 在環(huán)路帶寬以下,基準(zhǔn)噪聲會(huì)添加到 TDC 本底噪聲和 XO/TCXO/OCXO 噪聲。在環(huán)路帶寬以上,基準(zhǔn)噪聲將以高達(dá) 60dB/十倍頻程的滾降幅度衰減。合適的帶寬取決于基準(zhǔn)輸入和 XO 之間的相對(duì)相位噪聲。APLL 環(huán)路帶寬可配置為在 APLL 帶寬之上提供基準(zhǔn)輸入、TDC 和 XO 相位噪聲的額外衰減。
- TICS Pro:配置最大 TDC 頻率以根據(jù)所需的用例優(yōu)化 DPLL TDC 噪聲貢獻(xiàn)。
- 有線:通常指定 400kHz 的最大 TDC 速率。這種情況下可以使用窄環(huán)路帶寬 (≤10Hz) 和 TCXO/OCXO/XO 來設(shè)置頻率穩(wěn)定性和漂移性能,從而支持 SyncE 和其他用例。
- 無線:通常指定 26MHz 的最大 TDC 速率以實(shí)現(xiàn)最低的帶內(nèi) TDC 噪聲貢獻(xiàn)。這種情況下支持無線用例以及近端相位噪聲至關(guān)重要的其他用例。
- TICS Pro:如果需要時(shí)鐘控制(如用于 IEEE-1588 PTP),請(qǐng)為 DPLL 環(huán)路啟用 DCO 模式并輸入頻率步長(zhǎng)(以 ppb 為單位)。FDEV 步長(zhǎng)寄存器根據(jù)APLL DCO 頻率步長(zhǎng) 進(jìn)行計(jì)算。如果需要,在 GPIO 引腳上啟用 FDEV_TRIG 和 FDEV_DIR 引腳控制。
- TICS Pro:如果需要確定性輸入到輸出時(shí)鐘相位,請(qǐng)根據(jù)需要在 OUT0、OUT4 或 OUT10 上啟用 ZDM。請(qǐng)參閱節(jié) 7.3.19。
- TICS Pro:為每個(gè)基準(zhǔn)輸入配置基準(zhǔn)輸入監(jiān)控選項(xiàng)。當(dāng)不需要監(jiān)控器或輸入操作超出監(jiān)控器支持的頻率范圍時(shí),請(qǐng)禁用監(jiān)控器。請(qǐng)參閱基準(zhǔn)輸入監(jiān)控。
- 頻率監(jiān)控器:設(shè)置有效和無效閾值(以 ppm 為單位)。
- 漏脈沖監(jiān)控器:設(shè)置延遲窗口閾值 (TLATE) 以允許最長(zhǎng)的預(yù)期輸入時(shí)鐘周期,包括最壞情況下的周期間抖動(dòng)。對(duì)于間隙時(shí)鐘輸入,根據(jù)允許的漏時(shí)鐘脈沖數(shù)設(shè)置 TLATE。
- 矮脈沖監(jiān)控器:設(shè)置早期窗口閾值 (TEARLY) 以允許最短的預(yù)期輸入時(shí)鐘周期,包括最壞情況下的周期間抖動(dòng)。
- 1PPS 相位驗(yàn)證監(jiān)控器:設(shè)置相位驗(yàn)證抖動(dòng)閾值,包括最壞情況下的輸入周期間抖動(dòng)。
- 驗(yàn)證計(jì)時(shí)器:設(shè)置在輸入對(duì)選擇有效之前,必須由所有已啟用的輸入監(jiān)控器對(duì)基準(zhǔn)輸入進(jìn)行驗(yàn)證的時(shí)長(zhǎng)。
- TICS Pro:為每個(gè)通道配置 DPLL 鎖定檢測(cè)和調(diào)優(yōu)字歷史記錄監(jiān)控選項(xiàng)。請(qǐng)參閱PLL 鎖定檢測(cè)器 和調(diào)優(yōu)字歷史記錄。
- DPLL 頻鎖和相鎖檢測(cè)器:設(shè)置每個(gè)檢測(cè)器的鎖定閾值和解鎖閾值。
- TICS Pro:根據(jù)需要配置每個(gè)狀態(tài)輸出引腳和中斷標(biāo)志。請(qǐng)參閱狀態(tài)輸出 和中斷。
- 選擇所需的狀態(tài)信號(hào)選項(xiàng)、狀態(tài)極性和驅(qū)動(dòng)器模式(3.3V LVCMOS 或開漏)。開漏需要外部上拉電阻。
- 如果中斷已啟用并被選為狀態(tài)輸出,請(qǐng)根據(jù)需要配置任何中斷源的標(biāo)志極性和屏蔽位以及組合“或”門。
- 考慮以下電源設(shè)計(jì)準(zhǔn)則:
- 具有相同頻率或整數(shù)相關(guān)(諧波)頻率的輸出可以共享公共的濾波電源。
- 示例:OUT[4:5] 和 OUT[6:7] 上的 156.25MHz 和 312.5MHz 輸出可以共享經(jīng)過濾波的 VDDO 電源,而 OUT[0:1] 和 OUT[2:3] 上的 100MHz、50MHz 和 25MHz 輸出可以共享單獨(dú)的 VDDO 電源。
- 請(qǐng)參閱電源軌時(shí)序、電源斜升速率和混合電源域。