ZHCSOP4 November 2024 LMK5C22212A
ADVANCE INFORMATION
- 1
- 1 特性
- 2 應(yīng)用
- 3 說(shuō)明
- 4 引腳配置和功能
- 5 規(guī)格
- 6 參數(shù)測(cè)量信息
-
7 詳細(xì)說(shuō)明
- 7.1 概述
- 7.2 功能方框圖
- 7.3
特性說(shuō)明
- 7.3.1 振蕩器輸入 (XO)
- 7.3.2 基準(zhǔn)輸入
- 7.3.3 時(shí)鐘輸入連接和端接
- 7.3.4 基準(zhǔn)輸入多路復(fù)用器選擇
- 7.3.5 無(wú)中斷切換
- 7.3.6 基準(zhǔn)輸入上的間隙時(shí)鐘支持
- 7.3.7 輸入時(shí)鐘和 PLL 監(jiān)控、狀態(tài)和中斷
- 7.3.8
PLL 關(guān)系
- 7.3.8.1 PLL 頻率關(guān)系
- 7.3.8.2 模擬 PLL（APLL1、APLL2）
- 7.3.8.3 APLL 參考路徑
- 7.3.8.4 APLL 反饋分頻器路徑
- 7.3.8.5 APLL 環(huán)路濾波器（LF1、LF2）
- 7.3.8.6 APLL 壓控振蕩器（VCO1、VCO2）
- 7.3.8.7 APLL VCO 時(shí)鐘分配路徑
- 7.3.8.8 DPLL 基準(zhǔn) (R) 分頻器路徑
- 7.3.8.9 DPLL 時(shí)間數(shù)字轉(zhuǎn)換器 (TDC)
- 7.3.8.10 DPLL 環(huán)路濾波器 (DLF)
- 7.3.8.11 DPLL 反饋 (FB) 分頻器路徑
- 7.3.9 輸出時(shí)鐘分配
- 7.3.10 輸出源多路復(fù)用器
- 7.3.11 輸出通道多路復(fù)用器
- 7.3.12 輸出分頻器 (OD)
- 7.3.13 輸出延遲
- 7.3.14 時(shí)鐘輸出
- 7.3.15 LOL 期間輸出自動(dòng)靜音
- 7.3.16 無(wú)毛刺輸出時(shí)鐘啟動(dòng)
- 7.3.17 時(shí)鐘輸出連接和端接
- 7.3.18 輸出同步 (SYNC)
- 7.3.19 零延遲模式 (ZDM)
- 7.3.20 DPLL 可編程相位延遲
- 7.3.21 歷時(shí)計(jì)數(shù)器 (TEC)
- 7.4 器件功能模式
- 8 應(yīng)用和實(shí)施
- 9 器件和文檔支持
- 10修訂歷史記錄
- 11機(jī)械、封裝和可訂購(gòu)信息
封裝選項(xiàng)
機(jī)械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
散熱焊盤(pán)機(jī)械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
訂購(gòu)信息
7.2.3 僅 APLL 模式
在僅 APLL 模式下，外部 XO 輸入源決定了輸出時(shí)鐘的自由運(yùn)行頻率穩(wěn)定性和精度。未使用 DPLL 塊，不會(huì)影響 APLL。APLL 仍然可以在級(jí)聯(lián)模式或非級(jí)聯(lián)模式下運(yùn)行，并支持通過(guò)控制寄存器寫(xiě)入來(lái)選擇 DCO 選項(xiàng)。
上電復(fù)位和初始化后，僅 APLL 模式的工作原理如下。如果 APLL2 如圖 7-6 所示處于級(jí)聯(lián)模式（DPLL1 也未使用），則 VCO2 將跟隨 VCO1 域。APLL 使用位按照以下 APLL 優(yōu)先級(jí)順序鎖定：APLLx_STRT_PRTY。從 VCO1 級(jí)聯(lián) APLL2 可提供高頻、超低抖動(dòng)基準(zhǔn)時(shí)鐘，最大限度減輕 APLL2 帶內(nèi)相位噪聲/抖動(dòng)降級(jí)，后者可能會(huì)因性能較低的 XO/TCXO/OCXO 導(dǎo)致。
如果 APLL2 未級(jí)聯(lián)（如圖 7-7 所示），則 VCO2 將在初始化后按照 APLLx_STRT_PRTY 順序鎖定到 XO 輸入，并獨(dú)立于 APLL1 域運(yùn)行。
為了確保頻率精度，當(dāng)在僅 APLL 模式下運(yùn)行時(shí)，建議使用 24 位分子和可編程 24 位分母 (PLLx_MODE = 0)，而不是固定的 40 位分母 (PLLx_MODE = 1)。
圖 7-7 僅 APLL 獨(dú)立模式