ZHCSOP4 November 2024 LMK5C22212A
ADVANCE INFORMATION
- 1
- 1 特性
- 2 應(yīng)用
- 3 說(shuō)明
- 4 引腳配置和功能
- 5 規(guī)格
- 6 參數(shù)測(cè)量信息
-
7 詳細(xì)說(shuō)明
- 7.1 概述
- 7.2 功能方框圖
- 7.3
特性說(shuō)明
- 7.3.1 振蕩器輸入 (XO)
- 7.3.2 基準(zhǔn)輸入
- 7.3.3 時(shí)鐘輸入連接和端接
- 7.3.4 基準(zhǔn)輸入多路復(fù)用器選擇
- 7.3.5 無(wú)中斷切換
- 7.3.6 基準(zhǔn)輸入上的間隙時(shí)鐘支持
- 7.3.7 輸入時(shí)鐘和 PLL 監(jiān)控、狀態(tài)和中斷
- 7.3.8
PLL 關(guān)系
- 7.3.8.1 PLL 頻率關(guān)系
- 7.3.8.2 模擬 PLL（APLL1、APLL2）
- 7.3.8.3 APLL 參考路徑
- 7.3.8.4 APLL 反饋分頻器路徑
- 7.3.8.5 APLL 環(huán)路濾波器（LF1、LF2）
- 7.3.8.6 APLL 壓控振蕩器（VCO1、VCO2）
- 7.3.8.7 APLL VCO 時(shí)鐘分配路徑
- 7.3.8.8 DPLL 基準(zhǔn) (R) 分頻器路徑
- 7.3.8.9 DPLL 時(shí)間數(shù)字轉(zhuǎn)換器 (TDC)
- 7.3.8.10 DPLL 環(huán)路濾波器 (DLF)
- 7.3.8.11 DPLL 反饋 (FB) 分頻器路徑
- 7.3.9 輸出時(shí)鐘分配
- 7.3.10 輸出源多路復(fù)用器
- 7.3.11 輸出通道多路復(fù)用器
- 7.3.12 輸出分頻器 (OD)
- 7.3.13 輸出延遲
- 7.3.14 時(shí)鐘輸出
- 7.3.15 LOL 期間輸出自動(dòng)靜音
- 7.3.16 無(wú)毛刺輸出時(shí)鐘啟動(dòng)
- 7.3.17 時(shí)鐘輸出連接和端接
- 7.3.18 輸出同步 (SYNC)
- 7.3.19 零延遲模式 (ZDM)
- 7.3.20 DPLL 可編程相位延遲
- 7.3.21 歷時(shí)計(jì)數(shù)器 (TEC)
- 7.4 器件功能模式
- 8 應(yīng)用和實(shí)施
- 9 器件和文檔支持
- 10修訂歷史記錄
- 11機(jī)械、封裝和可訂購(gòu)信息
封裝選項(xiàng)
機(jī)械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
散熱焊盤(pán)機(jī)械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
訂購(gòu)信息
7.3.7.6 中斷
任何 GPIO 引腳都可以配置為器件中斷輸出引腳。中斷邏輯配置通過(guò)寄存器進(jìn)行設(shè)置。當(dāng)啟用中斷邏輯后，可以通過(guò)中斷狀態(tài)指示器（包括 XO 的 LOS、所選 DPLL 輸入的 LOR、APLL1、APLL2 和 DPLL 的 LOL 以及 DPLL 的保持和切換事件）的任意組合來(lái)觸發(fā)中斷輸出。當(dāng)中斷極性設(shè)置為高電平時(shí)，實(shí)時(shí)狀態(tài)位的上升沿會(huì)將中斷標(biāo)志（粘滯位）置為有效。否則，當(dāng)極性設(shè)置為低電平時(shí)，實(shí)時(shí)狀態(tài)位的下降沿會(huì)將中斷標(biāo)志置為有效?？梢云帘稳魏螁为?dú)的中斷標(biāo)志，使該標(biāo)志不會(huì)觸發(fā)中斷輸出。未屏蔽的中斷標(biāo)志由與/或門(mén)組合在一起來(lái)生成中斷輸出，可以在任一狀態(tài)引腳上選擇該中斷輸出。
當(dāng)系統(tǒng)主機(jī)檢測(cè)到來(lái)自器件的中斷時(shí)，主機(jī)可以讀取中斷標(biāo)志或粘滯 寄存器來(lái)識(shí)別哪些位已置為有效來(lái)解決系統(tǒng)中的故障狀況。解決系統(tǒng)故障后，主機(jī)可以通過(guò)向自行清除的 INT_CLR 字段寫(xiě)入 1 來(lái)清除中斷輸出。
圖 7-22 狀態(tài)和中斷