4 引腳配置和功能

圖 4-1 LMK5C22212A RGC 封裝 64 引腳 VQFN 頂視圖

表 4-1 LMK5C22212A 引腳功能

引腳		類型⁽¹⁾	說(shuō)明
名稱	編號(hào)	類型⁽¹⁾	說(shuō)明
電源
VDDO_0_1	1	P	OUT0 和 OUT1 的電源。連接到電源；不保持懸空或連接到 GND。
VDD_XO	8	P	XO 的電源。連接到電源；不保持懸空或連接到 GND。
VDDO_2_3	11	P	OUT2 和 OUT3 的電源。連接到電源；不保持懸空或連接到 GND。
VDD_APLL2	23	P	APLL2 的電源
VDDO_4_To_7	28	P	OUT4 至 OUT7 的電源
VDD_IN0	33	P	IN0 DPLL 基準(zhǔn)的電源
VDD_IN1	37	P	IN1 DPLL 基準(zhǔn)的電源
VDD_DIG	41	P	數(shù)字的電源
VDD_DIG	44	p	數(shù)字的電源。通常連接到引腳 41。
VDD_APLL1	47	P	APLL1 的電源。連接到電源；不保持懸空或連接到 GND。
VDDO_8_TO_11	55	P	OUT8 至 OUT11 的電源。
DAP	不適用	G	接地
LF2	19	A	APLL2 的外部環(huán)路濾波器電容器 (100nF)，請(qǐng)參閱APLL 環(huán)路濾波器（LF1、LF2）以了解更多詳細(xì)信息。
CAP3_APLL2	20	A	APLL2 VCO 的內(nèi)部偏置旁路電容器 (10μF)
CAP2_APLL2	21	A	APLL2 VCO 的內(nèi)部偏置旁路電容器 (10μF)
CAP1_APLL2	22	A	APLL2 VCO 的 LDO 旁路電容器 (10μF)
CAP_DIG	40	A	數(shù)字內(nèi)核邏輯的 LDO 旁路電容器 (100nF)
CAP_APLL1	48	A	APLL1 的內(nèi)部偏置旁路電容器 (10μF)
LF1	49	A	APLL1 的外部環(huán)路濾波器電容器 (470nF)，請(qǐng)參閱APLL 環(huán)路濾波器（LF1、LF2）以了解更多詳細(xì)信息。
XO	9	I	XO/TCXO/OCXO 輸入引腳，請(qǐng)參閱振蕩器輸入 (XO) 以配置內(nèi)部 XO 輸入終端。
IN0_P	34	I	DPLLx 的基準(zhǔn)輸入或緩沖至 OUT0 或 OUT1 的基準(zhǔn)輸入。請(qǐng)參閱基準(zhǔn)輸入以配置內(nèi)部基準(zhǔn)輸入終端。
IN0_N	35	I
IN1_P	39	I	DPLLx 的基準(zhǔn)輸入或緩沖至 OUT0 或 OUT1 的基準(zhǔn)輸入。請(qǐng)參閱基準(zhǔn)輸入以配置內(nèi)部基準(zhǔn)輸入終端。
IN1_N	38	I
OUT0_P	2	O	時(shí)鐘輸出 0。來(lái)自所有 DPLL 基準(zhǔn)輸入、XO 或所有 VCO 后分頻器。支持 SYSREF/1PPS 輸出?？删幊谈袷剑篈C-LVPECL、LVDS、HSDS、HCSL、1.8V LVCMOS 或 2.65V LVCMOS。有關(guān)配置和端接輸出的詳細(xì)信息，請(qǐng)參閱時(shí)鐘輸出。
OUT0_N	3	O
OUT1_N	4	O	時(shí)鐘輸出 1。來(lái)自所有 DPLL 基準(zhǔn)輸入、XO 或所有 VCO 后分頻器。支持 SYSREF/1PPS 輸出?？删幊谈袷剑篈C-LVPECL、LVDS、HSDS、HCSL、1.8V LVCMOS 或 2.65V LVCMOS。有關(guān)配置和端接輸出的詳細(xì)信息，請(qǐng)參閱時(shí)鐘輸出。
OUT1_P	5	O
OUT2_P	12	O	時(shí)鐘輸出 2。來(lái)自 APLL1 和 APLL2?？删幊谈袷剑篈C-LVPECL、LVDS、HSDS 或 HCSL。有關(guān)配置和端接輸出的詳細(xì)信息，請(qǐng)參閱時(shí)鐘輸出。
OUT2_N	13	O
OUT3_N	14	O	時(shí)鐘輸出 3。來(lái)自 APLL1 和 APLL2。可編程格式：AC-LVPECL、LVDS、HSDS 或 HCSL。有關(guān)配置和端接輸出的詳細(xì)信息，請(qǐng)參閱時(shí)鐘輸出。
OUT3_P	15	O
OUT4_P	26	O	時(shí)鐘輸出 4。來(lái)自 APLL1 或 APLL2。支持 SYSREF/1PPS 輸出。可編程格式：AC-LVPECL、LVDS、HSDS 或 HCSL。有關(guān)配置和端接輸出的詳細(xì)信息，請(qǐng)參閱時(shí)鐘輸出。
OUT4_N	27	O
OUT5_P	24	O	時(shí)鐘輸出 5。來(lái)自 APLL1 或 APLL2。支持 SYSREF/1PPS 輸出?？删幊谈袷剑篈C-LVPECL、LVDS、HSDS 或 HCSL。有關(guān)配置和端接輸出的詳細(xì)信息，請(qǐng)參閱時(shí)鐘輸出。
OUT5_N	25	O
OUT6_P	29	O	時(shí)鐘輸出 6。來(lái)自 APLL1 或 APLL2。支持 SYSREF/1PPS 輸出。可編程格式：AC-LVPECL、LVDS、HSDS 或 HCSL。有關(guān)配置和端接輸出的詳細(xì)信息，請(qǐng)參閱時(shí)鐘輸出。
OUT6_N	30	O
OUT7_N	31	O	時(shí)鐘輸出 7。來(lái)自 APLL1 或 APLL2。支持 SYSREF/1PPS 輸出?？删幊谈袷剑篈C-LVPECL、LVDS、HSDS 或 HCSL。有關(guān)配置和端接輸出的詳細(xì)信息，請(qǐng)參閱時(shí)鐘輸出。
OUT7_P	32	O
OUT8_P	51	O	時(shí)鐘輸出 8。來(lái)自 APLL1 或 APLL2。支持 SYSREF/1PPS 輸出?？删幊谈袷剑篈C-LVPECL、LVDS、HSDS 或 HCSL。有關(guān)配置和端接輸出的詳細(xì)信息，請(qǐng)參閱時(shí)鐘輸出。
OUT8_N	52	O
OUT9_N	53	O	時(shí)鐘輸出 9。來(lái)自 APLL1 或 APLL2。支持 SYSREF/1PPS 輸出。可編程格式：AC-LVPECL、LVDS、HSDS 或 HCSL。有關(guān)配置和端接輸出的詳細(xì)信息，請(qǐng)參閱時(shí)鐘輸出。
OUT9_P	54	O
OUT10_P	56	O	時(shí)鐘輸出 10。來(lái)自 APLL1 或 APLL2。支持 SYSREF/1PPS 輸出?？删幊谈袷剑篈C-LVPECL、LVDS、HSDS 或 HCSL。有關(guān)配置和端接輸出的詳細(xì)信息，請(qǐng)參閱時(shí)鐘輸出。
OUT10_N	57	O
OUT11_N	58	O	時(shí)鐘輸出 11。來(lái)自 APLL1 或 APLL2。支持 SYSREF/1PPS 輸出?？删幊谈袷剑篈C-LVPECL、LVDS、HSDS 或 HCSL。有關(guān)配置和端接輸出的詳細(xì)信息，請(qǐng)參閱時(shí)鐘輸出。
OUT11_P	59	O
GPIO2⁽²⁾	10	I/O、S	POR：請(qǐng)參閱ROM 頁(yè)選擇正常運(yùn)行：GPIO 輸入或輸出
SDIO⁽³⁾	16	I/O	SPI 輸入或 I²C 數(shù)據(jù) (SDA)
SCK⁽³⁾	17	I	SPI 或 I²C 時(shí)鐘 (SCL)
SCS_ADD⁽²⁾	18	I，S	POR：I²C 地址選擇（請(qǐng)參閱GPIO1 和 SCS_ADD 功能和I²C 串行接口）正常運(yùn)行：SPI 芯片選擇（2 態(tài)）
PD#	36	I	器件斷電（低電平有效），內(nèi)部 200kΩ 上拉電阻連接至 V_CC
GPIO0⁽²⁾	50	I/O、S	POR：請(qǐng)參閱ROM 頁(yè)選擇正常運(yùn)行：GPIO 輸入或輸出
GPIO1⁽²⁾	64	I/O、S	POR：請(qǐng)參閱GPIO1 和 SCS_ADD 功能正常運(yùn)行：GPIO 輸入或輸出
NC	6	-	無(wú)連接。保持懸空，不連接到 GND。
NC	7
NC	60
NC	61	-
NC	62
NC	63	-
NC	42	-	無(wú)連接。保持懸空或連接到 GND。
NC	43	-
NC	45	-
NC	46	-

(1) P = 電源，G = 接地，I = 輸入、O = 輸出，I/O = 輸入或輸出，A = 模擬，S = 配置。

(2) 在源斜坡期間啟用 3 電平模式時(shí)或當(dāng) PD 號(hào)為低電平時(shí)：555kΩ 內(nèi)部分壓器連接至 V_CC，且 201kΩ 連接至 GND。當(dāng)啟用 2 電平輸入模式時(shí)：內(nèi)部 408kΩ 下拉電阻連接至 GND。

(3) 670kΩ 上拉電阻連接至內(nèi)部 2.6V LDO。

封裝選項(xiàng)

機(jī)械數(shù)據(jù) (封裝 | 引腳)

散熱焊盤機(jī)械數(shù)據(jù) (封裝 | 引腳)

訂購(gòu)信息

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