ZHCSOP4 November 2024 LMK5C22212A
ADVANCE INFORMATION
DPLL 支持內(nèi)部 ZDM 同步選項(xiàng),可以根據(jù)配置和為 ZDM 選擇的 DPLL,在選定的 DPLL 基準(zhǔn)輸入和 OUT0、OUT4 或 OUT10 時(shí)鐘之間實(shí)現(xiàn)已知的確定性相位關(guān)系。
在啟用 ZDM 的情況下,用戶可以在選定的 DPLL 基準(zhǔn)輸入時(shí)鐘和選定的零 相位延遲。圖 7-32 展示了 OUT0 時(shí)鐘如何作為零延遲輸出時(shí)鐘在內(nèi)部反饋到 DPLL。ZDM 主要用于在輸入和所選輸出之間實(shí)現(xiàn)確定性的相位關(guān)系,如 1PPS 輸入到 1PPS 輸出或 156.25MHz 輸入到 156.25MHz 輸出。
由于來(lái)自 OUT0 的零延遲反饋時(shí)鐘在內(nèi)部路由到器件,因此無(wú)需將外部時(shí)鐘信號(hào)從輸出路由到輸入。OUT4 可用于 DPLL2 內(nèi)部 ZDM 反饋。
通過(guò)相位轉(zhuǎn)換控制和 ZDM 可以重新建立 1PPS 相位對(duì)齊。相位轉(zhuǎn)換控制能夠以受控的速率將相位增建降回至 0。要使用 ZDM 模式鎖定到 1PPS 信號(hào),可以對(duì)輸出靜態(tài)延遲或 DPLLx_PH_OFFSET 進(jìn)行編程,以將 1PPS 輸入和 1PPS 反饋時(shí)鐘之間的相位誤差清零。當(dāng) ZDM 用于 1PPS 時(shí),必須禁用無(wú)中斷切換。
請(qǐng)參閱DPLL 可編程相位延遲中的示例,了解如何計(jì)算 DPLLx_PH_OFFSET 字段中的輸入到輸出相位誤差以應(yīng)用小于 1ps 的精細(xì)調(diào)整。