ZHCSOP4 November 2024 LMK5C22212A
ADVANCE INFORMATION
- 1
- 1 特性
- 2 應(yīng)用
- 3 說明
- 4 引腳配置和功能
- 5 規(guī)格
- 6 參數(shù)測量信息
-
7 詳細說明
- 7.1 概述
- 7.2 功能方框圖
- 7.3
特性說明
- 7.3.1 振蕩器輸入 (XO)
- 7.3.2 基準輸入
- 7.3.3 時鐘輸入連接和端接
- 7.3.4 基準輸入多路復(fù)用器選擇
- 7.3.5 無中斷切換
- 7.3.6 基準輸入上的間隙時鐘支持
- 7.3.7 輸入時鐘和 PLL 監(jiān)控、狀態(tài)和中斷
- 7.3.8
PLL 關(guān)系
- 7.3.8.1 PLL 頻率關(guān)系
- 7.3.8.2 模擬 PLL（APLL1、APLL2）
- 7.3.8.3 APLL 參考路徑
- 7.3.8.4 APLL 反饋分頻器路徑
- 7.3.8.5 APLL 環(huán)路濾波器（LF1、LF2）
- 7.3.8.6 APLL 壓控振蕩器（VCO1、VCO2）
- 7.3.8.7 APLL VCO 時鐘分配路徑
- 7.3.8.8 DPLL 基準 (R) 分頻器路徑
- 7.3.8.9 DPLL 時間數(shù)字轉(zhuǎn)換器 (TDC)
- 7.3.8.10 DPLL 環(huán)路濾波器 (DLF)
- 7.3.8.11 DPLL 反饋 (FB) 分頻器路徑
- 7.3.9 輸出時鐘分配
- 7.3.10 輸出源多路復(fù)用器
- 7.3.11 輸出通道多路復(fù)用器
- 7.3.12 輸出分頻器 (OD)
- 7.3.13 輸出延遲
- 7.3.14 時鐘輸出
- 7.3.15 LOL 期間輸出自動靜音
- 7.3.16 無毛刺輸出時鐘啟動
- 7.3.17 時鐘輸出連接和端接
- 7.3.18 輸出同步 (SYNC)
- 7.3.19 零延遲模式 (ZDM)
- 7.3.20 DPLL 可編程相位延遲
- 7.3.21 歷時計數(shù)器 (TEC)
- 7.4 器件功能模式
- 8 應(yīng)用和實施
- 9 器件和文檔支持
- 10修訂歷史記錄
- 11機械、封裝和可訂購信息
封裝選項
機械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
散熱焊盤機械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
訂購信息
8.1.6.2 從單電源軌上電
只要所有 VDD 和 VDDO 電源均由以單調(diào)方式從 0V 斜升至 3.135V 的同一 3.3V 電源軌驅(qū)動，并且決策點 2 與電源電壓實現(xiàn)穩(wěn)定之間的時間小于 1ms，則無需在 PD 號引腳上添加電容器即可從外部延遲器件的上電序列。圖 8-1 展示了 PD# 引腳可以懸空或由系統(tǒng)主機驅(qū)動，以滿足系統(tǒng)中的時鐘時序要求。
如果決策點 2 與電源電壓實現(xiàn)穩(wěn)定之間的時間大于 1ms，則必須延遲 PD# 引腳。請參閱從雙電源軌上電。
如 XO 啟動緩慢或延遲 所述，有必要在 PD 號決策點 1 之后驗證 XO 基準，才能成功校準 VCO 并捕獲有效的 DPLL 基準讀數(shù)。
圖 8-1 從單電源軌上電的建議