ZHCSOP4 November 2024 LMK5C22212A
ADVANCE INFORMATION
- 1
- 1 特性
- 2 應(yīng)用
- 3 說明
- 4 引腳配置和功能
- 5 規(guī)格
- 6 參數(shù)測量信息
-
7 詳細(xì)說明
- 7.1 概述
- 7.2 功能方框圖
- 7.3
特性說明
- 7.3.1 振蕩器輸入 (XO)
- 7.3.2 基準(zhǔn)輸入
- 7.3.3 時鐘輸入連接和端接
- 7.3.4 基準(zhǔn)輸入多路復(fù)用器選擇
- 7.3.5 無中斷切換
- 7.3.6 基準(zhǔn)輸入上的間隙時鐘支持
- 7.3.7 輸入時鐘和 PLL 監(jiān)控、狀態(tài)和中斷
- 7.3.8
PLL 關(guān)系
- 7.3.8.1 PLL 頻率關(guān)系
- 7.3.8.2 模擬 PLL（APLL1、APLL2）
- 7.3.8.3 APLL 參考路徑
- 7.3.8.4 APLL 反饋分頻器路徑
- 7.3.8.5 APLL 環(huán)路濾波器（LF1、LF2）
- 7.3.8.6 APLL 壓控振蕩器（VCO1、VCO2）
- 7.3.8.7 APLL VCO 時鐘分配路徑
- 7.3.8.8 DPLL 基準(zhǔn) (R) 分頻器路徑
- 7.3.8.9 DPLL 時間數(shù)字轉(zhuǎn)換器 (TDC)
- 7.3.8.10 DPLL 環(huán)路濾波器 (DLF)
- 7.3.8.11 DPLL 反饋 (FB) 分頻器路徑
- 7.3.9 輸出時鐘分配
- 7.3.10 輸出源多路復(fù)用器
- 7.3.11 輸出通道多路復(fù)用器
- 7.3.12 輸出分頻器 (OD)
- 7.3.13 輸出延遲
- 7.3.14 時鐘輸出
- 7.3.15 LOL 期間輸出自動靜音
- 7.3.16 無毛刺輸出時鐘啟動
- 7.3.17 時鐘輸出連接和端接
- 7.3.18 輸出同步 (SYNC)
- 7.3.19 零延遲模式 (ZDM)
- 7.3.20 DPLL 可編程相位延遲
- 7.3.21 歷時計(jì)數(shù)器 (TEC)
- 7.4 器件功能模式
- 8 應(yīng)用和實(shí)施
- 9 器件和文檔支持
- 10修訂歷史記錄
- 11機(jī)械、封裝和可訂購信息
封裝選項(xiàng)
機(jī)械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
散熱焊盤機(jī)械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
訂購信息
7.2.2.2 級聯(lián) DPLL 運(yùn)行模式
圖 7-4 展示了 DPLL1 與 APLL1 處于級聯(lián)模式的示例。APLL2 和 APLL1 將 VCO 頻率鎖定到外部 XO 輸入，并且在不存在有效基準(zhǔn)輸入時以自由運(yùn)行模式運(yùn)行。在該示例中，DPLL2 是主 DPLL，而 DPLL1 是級聯(lián) DPLL。
檢測到有效的 DPLL 基準(zhǔn)輸入后，主 DPLL 就會開始鎖采集。DPLL TDC 會將所選基準(zhǔn)輸入時鐘的相位與來自相應(yīng) VCO 的 FB 分頻器時鐘進(jìn)行比較，并生成一個與相位誤差對應(yīng)的數(shù)字校正字。此校正字由 DLF 進(jìn)行濾波，而 DLF 輸出會調(diào)整 APLL N 分頻器 SDM，使 VCO 頻率與基準(zhǔn)輸入鎖定。
DPLL 級聯(lián)可提供與 DPLL 同步的干凈、低抖動的輸出時鐘。請注意，在級聯(lián) DPLL 模式下，鎖定 DPLL 后將實(shí)現(xiàn)最佳抖動性能和頻率穩(wěn)定性。
當(dāng) DPLL2 配置為與 APLL1 處于級聯(lián)模式時，DPLL1 鎖定狀態(tài)不一定會影響 DPLL2 鎖定狀態(tài)。如果 APLL1 處于自由運(yùn)行模式或保持模式，并且 VCBO 頻率偏移 ppm 值仍是 DPLL2 的有效基準(zhǔn)，則在 APLL2 輸出跟隨與 APLL1 相同頻率偏移的同時，級聯(lián) DPLL2 和 APLL2 能夠保持鎖定狀態(tài)。當(dāng)所有啟用的 DPLL 和 APLL 都被鎖定時，所有啟用的輸出都會同步到主 DPLL 選擇的基準(zhǔn)。
圖 7-4 DPLL 級聯(lián)模式