ZHCSOP4 November 2024 LMK5C22212A
ADVANCE INFORMATION
如果 VDD 或 VDDO 電源由不同的電源軌驅動,TI 建議在所有電源斜升至高于 3.135V 后開始 PLL 校準。這可以通過延遲 PD 號從低電平到高電平的轉換來實現。PD 號輸入包含一個連接到 VDD_IN 的 200kΩ 電阻,如圖 8-1 所示。PD# 引腳到 GND 之間的一個電容器可用于與內部上拉電阻一起形成一個 RC 時間常數。此 RC 時間常數可用于延遲 PD 號的低電平到高電平轉換,直至所有內核電源均斜升至高于 3.135V。建議在 VDD 電源引腳之前斜升 VDDO 電源引腳。
或者,可由系統(tǒng)主機或電源管理器件將 PD# 引腳驅動為高電平,以延遲器件上電序列,直到所有電源都已斜升。
如 XO 啟動緩慢或延遲 所述,XO 基準必須在 PD 號決策點 3 之后有效,才能成功校準 VCO 并捕獲有效的 DPLL 基準讀數。