ZHCSOP4 November 2024 LMK5C22212A
ADVANCE INFORMATION
每個(gè) APLL 都有一個(gè) 40 位分?jǐn)?shù) N 分頻器，支持高分辨率頻率合成以及超低相位噪聲和抖動(dòng)。每個(gè) APLL 還能夠在 DPLL 模式下通過的 Σ-Δ 調(diào)制器 (SDM) 控制功能來調(diào)整其 VCO 頻率。在級聯(lián)模式下，每個(gè) APLL 都能夠?qū)⑵?VCO 頻率鎖定到另一個(gè) VCO 頻率。
在自由運(yùn)行模式下，BAW APLL 使用 XO 輸入作為 VCBO 的初始基準(zhǔn)時(shí)鐘。BAW APLL 的 PFD 會將分?jǐn)?shù) N 分頻時(shí)鐘與基準(zhǔn)時(shí)鐘進(jìn)行比較，并生成一個(gè)控制信號?？刂菩盘柦?jīng) BAW APLL 環(huán)路濾波器濾波后產(chǎn)生一個(gè)控制電壓，以設(shè)置 VCBO 輸出頻率。SDM 會調(diào)制 N 分頻比來獲得 PFD 輸入與 VCBO 輸出之間所需的分?jǐn)?shù)比。另一個(gè)帶 LC VCO 的傳統(tǒng) APLL 的運(yùn)行方式與 VCBO 類似。用戶可以選擇 VCBO 時(shí)鐘或 XO 時(shí)鐘作為基準(zhǔn)時(shí)鐘。
在 DPLL 模式下，APLL 分?jǐn)?shù) SDM 由 DPLL 環(huán)路進(jìn)行控制以使 VCO 頻率鎖定到 DPLL 基準(zhǔn)輸入。例如， 禁用 DPLL 的 APLL 級聯(lián)示例 展示了如果 APLL2 從 VCO1 獲得基準(zhǔn)，則 VCO2 將有效鎖定到 DPLL1 基準(zhǔn)輸入（假定 APLL2 的分?jǐn)?shù) N 分頻比不會引入合成誤差）。