ZHCSV24 March 2024 LMK05318B-Q1
PRODUCTION DATA
| 引腳 | 類型(1) | 說(shuō)明 | |||
|---|---|---|---|---|---|
| 名稱 | 編號(hào) | ||||
| 電源 | |||||
| GND | PAD | G | 接地/散熱焊盤。 將外露焊盤連接到 PCB 接地端,以實(shí)現(xiàn)適當(dāng)?shù)碾姎夂蜔嵝阅?。建議使用 5×5 過(guò)孔布局將 IC 接地焊盤連接到 PCB 接地層。 | ||
| VDD_IN | 5 | P | 用于初級(jí)和次級(jí)基準(zhǔn)輸入的內(nèi)核電源 (3.3V)。 在每個(gè)引腳上放置一個(gè) 0.1μF 旁路電容器。 | ||
| VDD_XO | 33 | P | 用于 XO 輸入的內(nèi)核電源 (3.3V)。 在每個(gè)引腳上放置一個(gè) 0.1μF 旁路電容器。 | ||
| VDD_PLL1 | 27 | P | 用于 PLL1、PLL2 和數(shù)字塊的內(nèi)核電源 (3.3V)。 在每個(gè)引腳上放置一個(gè) 0.1μF 旁路電容器。 | ||
| VDD_PLL2 | 36 | P | |||
| VDD_DIG | 4 | P | |||
| VDDO_01 | 18 | P | 用于時(shí)鐘輸出 0 至 7 的輸出電源(1.8V、2.5V 或 3.3V)。 在每個(gè)引腳上放置一個(gè) 0.1μF 旁路電容器。如果相應(yīng)的輸出未使用,則可以保持懸空或無(wú)連接。輸出電源電壓電平可以在 VDDO_x 引腳之間混合使用或保持相同。請(qǐng)參閱混合電源。 | ||
| VDDO_23 | 19 | P | |||
| VDDO_4 | 37 | P | |||
| VDDO_5 | 40 | P | |||
| VDDO_6 | 43 | P | |||
| VDDO_7 | 46 | P | |||
| 核心塊 | |||||
| LF1 | 29 | A | APLL1 和 APLL2 的外部環(huán)路濾波電容器。 在每個(gè)引腳上放置一個(gè)靠近的電容器。對(duì)于 LF1,建議為大約 1.0kHz 的典型 APLL1 環(huán)路帶寬使用 0.47μF 電容器。對(duì)于 LF2,建議為大約 500kHz 的典型 APLL2 環(huán)路帶寬使用 0.1μF 電容器。 | ||
| LF2 | 34 | A | |||
| CAP_PLL1 | 28 | A | 用于 APLL1、APLL2 和數(shù)字塊的外部旁路電容器。 在每個(gè)引腳上放置一個(gè) 10μF 旁路電容器。 | ||
| CAP_PLL2 | 35 | A | |||
| CAP_DIG | 3 | A | |||
| 輸入塊 | |||||
| PRIREF_P | 6 | I | DPLL 主基準(zhǔn)時(shí)鐘和輔助基準(zhǔn)時(shí)鐘輸入。 每個(gè)輸入對(duì)都可以接受差分或單端時(shí)鐘作為 DPLL 的基準(zhǔn)。每對(duì)都有一個(gè)帶內(nèi)部端接的可編程輸入類型,從而支持交流或直流耦合時(shí)鐘。可將單端 LVCMOS 時(shí)鐘應(yīng)用于 P 輸入,同時(shí)將 N 輸入下拉至接地。未使用的輸入對(duì)可以保持懸空。 對(duì)于低頻輸入 (< 2kHz),禁用內(nèi)部交流耦合電容器來(lái)提高噪聲抗擾度。差分輸入和 LVCMOS 輸入可以直流耦合到接收器。 有關(guān)可編程輸入類型的詳細(xì)信息,請(qǐng)參閱基準(zhǔn)輸入(PRIREF_P/N 和 SECREF_P/N)。 | ||
| PRIREF_N | 7 | I | |||
| SECREF_P | 10 | I | |||
| SECREF_N | 11 | I | |||
| XO_P | 31 | I | XO/TCXO/OCXO 輸入。 此輸入對(duì)可以接受來(lái)自低抖動(dòng)本地振蕩器的差分或單端時(shí)鐘信號(hào)作為 APLL 的基準(zhǔn)。此輸入有一個(gè)帶內(nèi)部端接的可編程輸入類型,從而支持交流或直流耦合時(shí)鐘。可將單端 LVCMOS 時(shí)鐘(高達(dá) 2.5V)應(yīng)用于 P 輸入,同時(shí)將 N 輸入下拉至接地。在自由運(yùn)行模式和保持模式下,低頻 TCXO 或 OCXO 可用于設(shè)置時(shí)鐘輸出頻率精度和穩(wěn)定性。 在 DPLL 模式下,XO 頻率必須與 VCO1 頻率具有非整數(shù)關(guān)系,以便 APLL1 可以在分?jǐn)?shù)模式下運(yùn)行(這是 DPLL 正常運(yùn)行所必需的)。在僅 APLL(自由運(yùn)行)模式下,XO 頻率可以與 VCO1 頻率具有整數(shù)關(guān)系或非整數(shù)關(guān)系。 振蕩器輸入 (XO_P/N) 中詳細(xì)說(shuō)明了可編程輸入類型和頻率選項(xiàng)。 | ||
| XO_N | 32 | I | |||
| 輸出塊 | |||||
| OUT0_P | 14 | O | 時(shí)鐘輸出 0 至 3 組。 每個(gè)可編程輸出驅(qū)動(dòng)器對(duì)都可以支持 AC-LVDS、AC-CML、AC-LVPECL 和 HCSL。 如果未使用的差分輸出處于活動(dòng)狀態(tài),則必須端接,或如果處于懸空狀態(tài),則必須通過(guò)寄存器禁用。 為了盡可能減少輸出串?dāng)_,OUT[0:3] 組是 PLL1 時(shí)鐘的首選。 | ||
| OUT0_N | 15 | O | |||
| OUT1_P | 17 | O | |||
| OUT1_N | 16 | O | |||
| OUT2_P | 20 | O | |||
| OUT2_N | 21 | O | |||
| OUT3_P | 23 | O | |||
| OUT3_N | 22 | O | |||
| OUT4_P | 39 | O | 時(shí)鐘輸出 4 至 7 組。 每個(gè)可編程輸出驅(qū)動(dòng)器對(duì)都可以支持 AC-LVDS、AC-CML、AC-LVPECL、HCSL 或 1.8V LVCMOS 時(shí)鐘(每對(duì)一個(gè)或兩個(gè))。 如果未使用的差分輸出處于活動(dòng)狀態(tài),則必須端接,或如果處于懸空狀態(tài),則必須通過(guò)寄存器禁用。 為了盡可能減少輸出串?dāng)_,OUT[4:7] 組是 PLL2 時(shí)鐘的首選。當(dāng)不使用 PLL2 時(shí),可為 PLL1 時(shí)鐘使用 OUT[4:7] 組,而不會(huì)出現(xiàn)從 PLL2 交叉耦合的風(fēng)險(xiǎn)。 | ||
| OUT4_N | 38 | O | |||
| OUT5_P | 42 | O | |||
| OUT5_N | 41 | O | |||
| OUT6_P | 45 | O | |||
| OUT6_N | 44 | O | |||
| OUT7_P | 48 | O | |||
| OUT7_N | 47 | O | |||
| 邏輯控制/狀態(tài) (2)(3) | |||||
| HW_SW_CTRL | 9 | I | 器件啟動(dòng)模式選擇(3 電平,1.8V 兼容)。 此輸入選擇器件啟動(dòng)模式,該模式確定了用于初始化寄存器、串行接口和邏輯引腳功能的存儲(chǔ)器頁(yè)。僅在器件上電復(fù)位 (POR) 時(shí)對(duì)輸入電平進(jìn)行采樣。 有關(guān)啟動(dòng)模式說(shuō)明和邏輯引腳功能,請(qǐng)參閱表 4-2。 | ||
| PDN | 13 | I | 器件斷電(低電平有效)。 當(dāng) PDN 拉至低電平時(shí),器件處于硬復(fù)位狀態(tài),并且包括串行接口在內(nèi)的所有塊都斷電。當(dāng) PDN 拉至高電平時(shí),根據(jù) HW_SW_CTRL 選擇的器件模式來(lái)啟動(dòng)器件并開始正常運(yùn)行,同時(shí)所有內(nèi)部電路復(fù)位至初始狀態(tài)。 | ||
| SDA/SDI | 25 | I/O | I2C 串行數(shù)據(jù) I/O (SDA) 或 SPI 串行數(shù)據(jù)輸入 (SDI)。請(qǐng)參閱表 4-2。 當(dāng) HW_SW_CTRL 為 0 或 1 時(shí),串行接口為 I2C。SDA 和 SCL 引腳(開漏)需要外部 I2C 上拉電阻器。默認(rèn)的 7 位 I2C 地址為 11001xxb,其中 MSB 位 (11001b) 從片上 EEPROM 初始化,LSB 位 (xxb) 由邏輯輸入引腳決定。當(dāng) HW_SW_CTRL 為 0 時(shí),LSB 由 POR 期間的 GPIO1 輸入狀態(tài)(3 電平)決定。當(dāng) HW_SW_CTRL 為 1 時(shí),LSB 固定為 00b。 當(dāng) HW_SW_CTRL 為懸空時(shí),串行接口為 SPI(4 線,模式 0),并使用 SDI、SCK、SCS 和 SDO 引腳。 | ||
| SCL/SCK | 26 | I | I2C 串行時(shí)鐘輸入 (SCL) 或 SPI 串行時(shí)鐘輸入 (SCK)。請(qǐng)參閱表 4-2。 | ||
| GPIO0/SYNCN | 12 | I | 多功能輸入或輸出。 請(qǐng)參閱表 4-2。 | ||
| GPIO1/SCS | 24 | I | |||
| GPIO2/SDO/ FINC | 30 | I/O | |||
| STATUS0 | 1 | I/O | 狀態(tài)輸出 0 和 1。 每個(gè)輸出具有可編程的狀態(tài)信號(hào)選擇、驅(qū)動(dòng)器類型(3.3V LVCMOS 或開漏)和狀態(tài)極性。開漏需要外部上拉電阻。如果未使用,將引腳保持懸空。 在 I2C 模式下,STATUS1/FDEC 引腳可用作 DCO 模式控制輸入引腳。請(qǐng)參閱表 4-2。 | ||
| STATUS1/ FDEC | 2 | I/O | |||
| REFSEL | 8 | I | 手動(dòng) DPLL 基準(zhǔn)時(shí)鐘輸入選擇。(3 電平,1.8V 兼容)。 REFSEL = 0 (PRIREF)、1 (SECREF) 或懸空或 VIM(自動(dòng)選擇)。此控制引腳必須通過(guò)寄存器默認(rèn)啟用或編程啟用。如果未使用,將引腳保持懸空。 | ||