ZHCSV24 March 2024 LMK05318B-Q1
PRODUCTION DATA
APLL1 具有 24 位（可編程）或 40 位（固定）分?jǐn)?shù) N 分頻器，APLL2 具有 24 位（可編程）分?jǐn)?shù) N 分頻器，從而支持高分辨率頻率合成以及超低相位噪聲和抖動(dòng)。APLL1 還能夠通過 DPLL 模式下的 Σ-Δ 調(diào)制器 (SDM) 控制功能來(lái)調(diào)整其 VCO1 頻率。APLL2 能夠?qū)?VCO2 頻率鎖定為 VCO1 頻率。
在自由運(yùn)行模式下，APLL1 使用 XO 輸入作為 VCO1 的初始基準(zhǔn)時(shí)鐘。APLL1 的 PFD 將分?jǐn)?shù) N 分頻時(shí)鐘與基準(zhǔn)時(shí)鐘進(jìn)行比較并生成控制信號(hào)?？刂菩盘?hào)經(jīng) APLL1 環(huán)路濾波器濾波后生成 VCO1 的控制電壓來(lái)設(shè)置輸出頻率。SDM 會(huì)調(diào)制 N 分頻比來(lái)獲得 PFD 輸入與 VCO 輸出之間所需的分?jǐn)?shù)比。APLL2 的工作方式與 APLL1 類似，但用戶可以從 VCO1 時(shí)鐘或 XO 時(shí)鐘中選擇 APLL2 的基準(zhǔn)。
在 DPLL 模式下，APLL1 分?jǐn)?shù) SDM 由 DPLL 環(huán)路進(jìn)行控制，以便使 VCO1 頻率鎖定到 DPLL 基準(zhǔn)輸入。如果 APLL2 從 VCO1 獲得基準(zhǔn)，則 VCO2 將有效鎖定到 DPLL 基準(zhǔn)輸入（假定 APLL2 的分?jǐn)?shù) N 分頻比不會(huì)引入合成誤差）。