ZHCSV24 March 2024 LMK05318B-Q1
PRODUCTION DATA
DPLL 持續(xù)監(jiān)控基準(zhǔn)輸入以獲取有效的輸入時鐘。當(dāng)檢測到至少一個有效的輸入時鐘時,PLL1 通道會退出自由運(yùn)行模式或保持模式,并通過 DPLL 開始獲取鎖定。器件支持 Fastlock 功能,使用此功能時 DPLL 會臨時啟用更寬的環(huán)路帶寬來減少鎖定時間。當(dāng)獲取鎖定完成后,環(huán)路帶寬將設(shè)置為正常配置的環(huán)路帶寬設(shè)置 (BWDPLL)。