ZHCSV24 March 2024 LMK05318B-Q1
PRODUCTION DATA
- 1
- 1 特性
- 2 應(yīng)用
- 3 說明
- 4 引腳配置和功能
- 5 規(guī)格
- 6 參數(shù)測(cè)量信息
-
7 詳細(xì)說明
- 7.1 概述
- 7.2 功能方框圖
- 7.3
特性說明
- 7.3.1 振蕩器輸入 (XO_P/N)
- 7.3.2 基準(zhǔn)輸入（PRIREF_P/N 和 SECREF_P/N）
- 7.3.3 時(shí)鐘輸入連接和端接
- 7.3.4 基準(zhǔn)輸入多路復(fù)用器選擇
- 7.3.5 無中斷切換
- 7.3.6 基準(zhǔn)輸入上的間隙時(shí)鐘支持
- 7.3.7 輸入時(shí)鐘和 PLL 監(jiān)控、狀態(tài)和中斷
- 7.3.8
PLL 關(guān)系
- 7.3.8.1 PLL 頻率關(guān)系
- 7.3.8.2 模擬 PLL（APLL1、APLL2）
- 7.3.8.3 APLL 參考路徑
- 7.3.8.4 APLL 相位頻率檢測(cè)器 (PFD) 和電荷泵
- 7.3.8.5 APLL 反饋分頻器路徑
- 7.3.8.6 APLL 環(huán)路濾波器（LF1、LF2）
- 7.3.8.7 APLL 壓控振蕩器（VCO1、VCO2）
- 7.3.8.8 APLL VCO 時(shí)鐘分配路徑（P1、P2）
- 7.3.8.9 DPLL 基準(zhǔn) (R) 分頻器路徑
- 7.3.8.10 DPLL 時(shí)間數(shù)字轉(zhuǎn)換器 (TDC)
- 7.3.8.11 DPLL 環(huán)路濾波器 (DLF)
- 7.3.8.12 DPLL 反饋 (FB) 分頻器路徑
- 7.3.9 輸出時(shí)鐘分配
- 7.3.10 輸出通道多路復(fù)用器
- 7.3.11 輸出分頻器 (OD)
- 7.3.12 時(shí)鐘輸出 (OUTx_P/N)
- 7.3.13 無毛刺輸出時(shí)鐘啟動(dòng)
- 7.3.14 時(shí)鐘輸出連接和端接
- 7.3.15 輸出同步 (SYNC)
- 7.4 器件功能模式
- 7.5 編程
- 8 應(yīng)用和實(shí)施
- 9 器件和文檔支持
- 10修訂歷史記錄
- 11機(jī)械、封裝和可訂購(gòu)信息
封裝選項(xiàng)
機(jī)械數(shù)據(jù) (封裝 | 引腳)
- RGZ|48
散熱焊盤機(jī)械數(shù)據(jù) (封裝 | 引腳)
- RGZ|48
訂購(gòu)信息
7.2.2 DPLL 模式
在 DPLL 模式下，外部 XO 輸入源決定了輸出時(shí)鐘的自由運(yùn)行和保持頻率穩(wěn)定性和精度。BAW VCO1 決定了 12kHz 至 20MHz 積分頻帶內(nèi)的 APLL1 輸出時(shí)鐘相位噪聲和抖動(dòng)性能，不受 XO 輸入的頻率和抖動(dòng)影響。借助此設(shè)計(jì)，可以使用具有成本效益的低頻 TCXO 或 OCXO 作為外部 XO 輸入，從而支持 SyncE 和 IEEE 1588 等同步應(yīng)用中所需的符合標(biāo)準(zhǔn)的頻率穩(wěn)定性和低環(huán)路帶寬 (≤10Hz)。
上電復(fù)位和初始化后，DPLL 模式的工作原理如下。如果 APLL2 處于級(jí)聯(lián)模式，如圖 7-3 所示，則在 APLL2 鎖定時(shí)，VCO1 保持在 2.5GHz 的標(biāo)稱中心頻率下。然后，APLL1 將 VCO1 頻率鎖定到外部 XO 輸入，并在自由運(yùn)行模式下運(yùn)行。檢測(cè)到有效的 DPLL 基準(zhǔn)輸入后，DPLL 開始獲取鎖定。DPLL TDC 將所選基準(zhǔn)輸入時(shí)鐘的相位與 FB 分頻器時(shí)鐘（來自 VCO1）的相位進(jìn)行比較，并生成一個(gè)與相位誤差對(duì)應(yīng)的數(shù)字校正字。然后，由 DLF 篩選后續(xù)的校正字，而 DLF 輸出控制 APLL1 N 分頻器 SDM 以使用基準(zhǔn)輸入將 VCO1 頻率拉入鎖定狀態(tài)。VCO2 在 DPLL 鎖定獲取期間和鎖定模式下跟蹤 VCO1 域，從而讓用戶可以將 APLL2 的時(shí)鐘域同步到 DPLL 基準(zhǔn)輸入。級(jí)聯(lián) APLL2 提供來自 VCO1 的高頻、超低抖動(dòng)基準(zhǔn)時(shí)鐘，從而更大限度地減少 APLL2 帶內(nèi)相位噪聲或抖動(dòng)影響，如果 APLL2 基準(zhǔn)來自具有低頻或高相位噪底的 XO/TCXO/OCXO，則會(huì)出現(xiàn)這種影響。
如果 APLL2 未級(jí)聯(lián)（如圖 7-4 所示），VCO2 會(huì)在初始化后鎖定到 XO 輸入，并獨(dú)立于 DPLL/APLL1 域運(yùn)行。
當(dāng) DPLL 的所有基準(zhǔn)輸入丟失時(shí)，PLL 會(huì)進(jìn)入保持模式并跟蹤外部 XO 源的穩(wěn)定性和精度。
如果在 DPLL 上啟用了 DCO 模式，則可以對(duì)頻率偏差階躍值 (FDEV) 進(jìn)行編程并將其用于調(diào)整（遞增或遞減）DPLL 的 FB 分頻器 SDM，其中頻率調(diào)整會(huì)有效地通過 APLL1 域（和 APLL2 域，如果已級(jí)聯(lián)）傳播到輸出時(shí)鐘。
編程的 DPLL 環(huán)路帶寬 (BWDPLL) 必須低于以下所有值：
- DPLL TDC 速率的 1/100
- APLL1 環(huán)路帶寬（典型值為 1kHz 至 10kHz）
- 4kHz 的最大 DPLL 帶寬設(shè)置。
圖 7-3 具有級(jí)聯(lián) APLL2 的 DPLL 模式
圖 7-4 具有非級(jí)聯(lián) APLL2 的 DPLL 模式