ZHCSOP4 November 2024 LMK5C22212A
ADVANCE INFORMATION
- 1
- 1 特性
- 2 應(yīng)用
- 3 說明
- 4 引腳配置和功能
- 5 規(guī)格
- 6 參數(shù)測(cè)量信息
-
7 詳細(xì)說明
- 7.1 概述
- 7.2 功能方框圖
- 7.3
特性說明
- 7.3.1 振蕩器輸入 (XO)
- 7.3.2 基準(zhǔn)輸入
- 7.3.3 時(shí)鐘輸入連接和端接
- 7.3.4 基準(zhǔn)輸入多路復(fù)用器選擇
- 7.3.5 無中斷切換
- 7.3.6 基準(zhǔn)輸入上的間隙時(shí)鐘支持
- 7.3.7 輸入時(shí)鐘和 PLL 監(jiān)控、狀態(tài)和中斷
- 7.3.8
PLL 關(guān)系
- 7.3.8.1 PLL 頻率關(guān)系
- 7.3.8.2 模擬 PLL（APLL1、APLL2）
- 7.3.8.3 APLL 參考路徑
- 7.3.8.4 APLL 反饋分頻器路徑
- 7.3.8.5 APLL 環(huán)路濾波器（LF1、LF2）
- 7.3.8.6 APLL 壓控振蕩器（VCO1、VCO2）
- 7.3.8.7 APLL VCO 時(shí)鐘分配路徑
- 7.3.8.8 DPLL 基準(zhǔn) (R) 分頻器路徑
- 7.3.8.9 DPLL 時(shí)間數(shù)字轉(zhuǎn)換器 (TDC)
- 7.3.8.10 DPLL 環(huán)路濾波器 (DLF)
- 7.3.8.11 DPLL 反饋 (FB) 分頻器路徑
- 7.3.9 輸出時(shí)鐘分配
- 7.3.10 輸出源多路復(fù)用器
- 7.3.11 輸出通道多路復(fù)用器
- 7.3.12 輸出分頻器 (OD)
- 7.3.13 輸出延遲
- 7.3.14 時(shí)鐘輸出
- 7.3.15 LOL 期間輸出自動(dòng)靜音
- 7.3.16 無毛刺輸出時(shí)鐘啟動(dòng)
- 7.3.17 時(shí)鐘輸出連接和端接
- 7.3.18 輸出同步 (SYNC)
- 7.3.19 零延遲模式 (ZDM)
- 7.3.20 DPLL 可編程相位延遲
- 7.3.21 歷時(shí)計(jì)數(shù)器 (TEC)
- 7.4 器件功能模式
- 8 應(yīng)用和實(shí)施
- 9 器件和文檔支持
- 10修訂歷史記錄
- 11機(jī)械、封裝和可訂購信息
封裝選項(xiàng)
機(jī)械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
散熱焊盤機(jī)械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
訂購信息
7.2.2.3 APLL 與 DPLL 級(jí)聯(lián)
圖 7-5 展示了 APLL2 與 APLL1 處于級(jí)聯(lián)模式。當(dāng) APLL2 獲取鎖時(shí)，會(huì)將 VCO1 保持在標(biāo)稱中心頻率 2457.6MHz 附近。然后，APLL1 會(huì)將 VCO1 頻率鎖定到外部 XO 輸入，并在自由運(yùn)行模式下運(yùn)行。級(jí)聯(lián)的 PLL 鎖定到源 VCO 的分頻頻率。一旦檢測(cè)到有效 DPLL 基準(zhǔn)輸入的時(shí)間超過最短有效時(shí)間，DPLL 就會(huì)開始鎖獲取。每個(gè) DPLL TDC 將所選基準(zhǔn)輸入時(shí)鐘的相位與來自相應(yīng) VCO 的 FB 分頻器時(shí)鐘進(jìn)行比較，并生成一個(gè)與相位誤差對(duì)應(yīng)的數(shù)字校正字。開始時(shí)，TDC 直接使用無濾波校正字來消除相位誤差。隨后的校正字由 DLF 進(jìn)行濾波，而 DLF 輸出會(huì)調(diào)整 APLL N 分頻器分子，使 VCO 頻率與基準(zhǔn)輸入鎖定。
使用 VCBO 作為 APLL2 的級(jí)聯(lián)源可為 APLL 提供高頻、超低抖動(dòng)的基準(zhǔn)時(shí)鐘。如果 XO/TCXO/OCXO 頻率較低或相位噪聲性能較差，這種獨(dú)特的級(jí)聯(lián)功能可以提供改進(jìn)的近端相位噪聲性能。請(qǐng)注意，在級(jí)聯(lián) DPLL 運(yùn)行模式下，鎖定 DPLL1 后將實(shí)現(xiàn)最佳抖動(dòng)性能和頻率穩(wěn)定性。
DPLL1 鎖定狀態(tài)會(huì)影響 DPLL2 鎖定狀態(tài)。如果 APLL1 處于自由運(yùn)行模式或保持模式，即使 DPLL2 可以保持在鎖定狀態(tài)，VCBO 頻率偏移 ppm 值也可能會(huì)在 APLL2 輸出引入類似的頻率偏移。在此配置示例中，請(qǐng)確認(rèn)首先鎖定 DPLL1 和 APLL1，切換 PLL2 使能周期（APLLx_EN 位 = 0 → 1）以校準(zhǔn) VCO2，然后仔細(xì)檢查 PLL2 鎖定狀態(tài)。
在上面的示例中，APLL1 是上游 PLL，而 APLL2 是下游 PLL。如果有系統(tǒng)啟動(dòng)時(shí)鐘時(shí)序要求，則 APLL2 也可以配置為上游 PLL。
當(dāng)級(jí)聯(lián) PLL 時(shí)，下游 APLL 可以使用 DPLL 或者旁路掉并關(guān)斷 DPLL（根據(jù)性能要求而定）。如果在上述 APLL 級(jí)聯(lián)模式下禁用了 DPLL2，則可以使用僅 DPLL1 級(jí)聯(lián)模式 (圖 7-6)。在這種情況下，VCO2 可以在 DPLL1 鎖獲取期間和鎖定模式中跟隨 VCO1 域，使 APLL2 的時(shí)鐘域能夠同步到 DPLL1 基準(zhǔn)輸入。
禁用 DPLL 后，建議使用 24 位分子和可編程 24 位分母（而不是固定的 40 位分母），從而消除從 APLL 基準(zhǔn)到輸出的頻率誤差。
不要將一個(gè) VCO 輸出級(jí)聯(lián)到同一個(gè) DPLL/APLL 對(duì)的 DPLL 基準(zhǔn)和 APLL 基準(zhǔn)。
圖 7-5 啟用 DPLL 的 APLL 級(jí)聯(lián)示例
圖 7-6 禁用 DPLL 的 APLL 級(jí)聯(lián)示例