ZHCSRW1D February 2023 – December 2024 AM69 , AM69A
PRODUCTION DATA
請(qǐng)參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
如需進(jìn)一步詳細(xì)了解器件顯示子系統(tǒng) - 視頻輸出端口的特性和其他說(shuō)明信息,請(qǐng)參閱信號(hào)說(shuō)明和詳細(xì)說(shuō)明 中的相應(yīng)小節(jié)。
表 6-32 表示 DPI 時(shí)序條件。
| 參數(shù) | 最小值 | 最大值 | 單位 | |
|---|---|---|---|---|
| 輸入條件 | ||||
| SRI | 輸入壓擺率 | 1.44 | 26.4 | V/ns |
| 輸出條件 | ||||
| CL | 輸出負(fù)載電容 | 1.5 | 5 | pF |
| PCB 連接要求 | ||||
| td(Trace Mismatch Delay) | 所有引線之間的傳播延遲不匹配 | 100 | ps | |
表 6-33、表 6-34、圖 6-42 和圖 6-43 假設(shè)在建議運(yùn)行條件和電氣特性條件下進(jìn)行測(cè)試。
| 編號(hào)(2) | 參數(shù) | 最小值 | 最大值 | 單位 | |
|---|---|---|---|---|---|
| D1 | tc(pclk) | 周期時(shí)間,VOUT(x)_PCLK | 6.06 | ns | |
| D2 | tw(pclkL) | 脈沖持續(xù)時(shí)間,VOUT(x)_PCLK 低電平 | 0.475×P(1) | ns | |
| D3 | tw(pclkH) | 脈沖持續(xù)時(shí)間,VOUT(x)_PCLK 高電平 | 0.475×P(1) | ns | |
| D4 | td(pclkV-dataV) | 延遲時(shí)間,VOUT(x)_PCLK 轉(zhuǎn)換到 VOUT(x)_DATA[23:0] 轉(zhuǎn)換 | -0.68 | 1.78 | ns |
| D5 | td(pclkV-ctrlL) | 延遲時(shí)間,VOUT(x)_PCLK 轉(zhuǎn)換到控制信號(hào) VOUT(x)_VSYNC、VOUT(x)_HSYNC、VOUT(x)_DE 下降沿 | -0.68 | 1.78 | ns |

| 編號(hào)(2) | 最小值 | 最大值 | 單位 | ||
|---|---|---|---|---|---|
| D6 | tc(extpclkin) | 周期時(shí)間,VOUT(x)_EXTPCLKIN | 6.06 | ns | |
| D7 | tw(extpclkinL) | 脈沖持續(xù)時(shí)間,VOUT(x)_EXTPCLKIN 低電平 | 0.45×P(1) | ns | |
| D8 | tw(extpclkinH) | 脈沖持續(xù)時(shí)間,VOUT(x)_EXTPCLKIN 高電平 | 0.45×P(1) | ns | |
圖 6-43 DPI 外部像素時(shí)鐘輸入有關(guān)更多信息,請(qǐng)參閱器件 TRM 的外設(shè) 一章中的顯示子系統(tǒng) (DSS) 和外設(shè) 一節(jié)。