ZHCSRW1D February 2023 – December 2024 AM69 , AM69A
PRODUCTION DATA
請參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
表 6-63、圖 6-79、表 6-64 和圖 6-80 說明了 MMC0 的時(shí)序要求和開關(guān)特性 - 高速 DDR 模式。
| 編號 | 最小值 | 最大值 | 單位 | ||
|---|---|---|---|---|---|
| HSDDR1 | tsu(cmdV-clkH) | 建立時(shí)間,在 MMC0_CLK 上升沿之前 MMC0_CMD 有效 | 3.79 | ns | |
| HSDDR2 | th(clkH-cmdV) | 保持時(shí)間,在 MMC0_CLK 上升沿之后 MMC0_CMD 有效 | 2.67 | ns | |
| HSDDR3 | tsu(dV-clkV) | 建立時(shí)間,在 MMC0_CLK 轉(zhuǎn)換之前 MMC0_DAT[7:0] 有效 | 0.74 | ns | |
| HSDDR4 | th(clkV-dV) | 保持時(shí)間,在 MMC0_CLK 轉(zhuǎn)換之后 MMC0_DAT[7:0] 有效 | 1.67 | ns | |
圖 6-81 MMC0 - 高速 DDR 模式 - 接收模式| 編號 | 參數(shù) | 最小值 | 最大值 | 單位 | |
|---|---|---|---|---|---|
| fop(clk) | 工作頻率,MMC0_CLK | 50 | MHz | ||
| HSDDR5 | tc(clk) | 周期時(shí)間,MMC0_CLK | 20 | ns | |
| HSDDR6 | tw(clkH) | 脈沖持續(xù)時(shí)間,MMC0_CLK 高電平 | 9.2 | ns | |
| HSDDR7 | tw(clkL) | 脈沖持續(xù)時(shí)間,MMC0_CLK 低電平 | 9.2 | ns | |
| HSDDR8 | td(clkH-cmdV) | 延遲時(shí)間,MMC0_CLK 上升沿到 MMC0_CMD 轉(zhuǎn)換 | 3.4 | 9.8 | ns |
| HSDDR9 | td(clkV-dV) | 延遲時(shí)間,MMC0_CLK 轉(zhuǎn)換到 MMC0_DAT[7:0] 轉(zhuǎn)換 | 2.9 | 6.85 | ns |
圖 6-82 MMC0 - 高速 DDR 模式 - 發(fā)送模式