ZHCSRW1D February 2023 – December 2024 AM69 , AM69A
PRODUCTION DATA
請參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
表 6-61、圖 6-79、表 6-62 和圖 6-80 展示了 MMC0 的時序要求和開關特性 – 高速 SDR 模式。
| 編號 | 最小值 | 最大值 | 單位 | ||
|---|---|---|---|---|---|
| HSSDR1 | tsu(cmdV-clkH) | 建立時間,在 MMC0_CLK 上升沿之前 MMC0_CMD 有效 | 2.99 | ns | |
| HSSDR2 | th(clkH-cmdV) | 保持時間,在 MMC0_CLK 上升沿之后 MMC0_CMD 有效 | 2.67 | ns | |
| HSSDR3 | tsu(dV-clkH) | 建立時間,在 MMC0_CLK 上升沿之前 MMC0_DAT[7:0] 有效 | 2.99 | ns | |
| HSSDR4 | th(clkH-dV) | 保持時間,在 MMC0_CLK 上升沿之后 MMC0_DAT[7:0] 有效 | 2.67 | ns | |
圖 6-79 MMC0 – 高速 SDR 模式 – 接收模式| 編號 | 參數(shù) | 最小值 | 最大值 | 單位 | |
|---|---|---|---|---|---|
| fop(clk) | 工作頻率,MMC0_CLK | 50 | MHz | ||
| HSSDR5 | tc(clk) | 周期時間,MMC0_CLK | 20 | ns | |
| HSSDR6 | tw(clkH) | 脈沖持續(xù)時間,MMC0_CLK 高電平 | 9.2 | ns | |
| HSSDR7 | tw(clkL) | 脈沖持續(xù)時間,MMC0_CLK 低電平 | 9.2 | ns | |
| HSSDR8 | td(clkL-cmdV) | 延遲時間,MMC0_CLK 下降沿到 MMC0_CMD 轉換 | -3.2 | 3.8 | ns |
| HSSDR9 | td(clkL-dV) | 延遲時間,MMC0_CLK 下降沿到 MMC0_DAT[7:0] 轉換 | -3.2 | 3.8 | ns |
圖 6-80 MMC0 - 高速 SDR 模式 - 發(fā)送模式