ZHCSRF9A December 2022 – October 2023 DRV8461
PRODUCTION DATA
都會(huì)禁用所有輸出(高阻態(tài))
電荷泵會(huì)被禁用
nFAULT 被驅(qū)動(dòng)為低電平
當(dāng) VM 電壓恢復(fù)至 UVLO 上升閾值電壓以上時(shí),將恢復(fù)正常運(yùn)行(電機(jī)驅(qū)動(dòng)器和電荷泵)。
使用 SPI 接口工作時(shí),如果 VM 引腳上的電壓降至 UVLO 下降閾值電壓以下,但高于 VRST 或 VCC UVLO(如圖 7-39 所示):
可進(jìn)行 SPI 通信且器件的數(shù)字內(nèi)核有效
FAULT 和 UVLO 位被設(shè)定為 1b
nFAULT 引腳被驅(qū)動(dòng)為低電平
在這種情況下,如果 VM 電壓恢復(fù)到 UVLO 上升閾值電壓以上:
nFAULT 引腳被釋放(被上拉至外部電壓)
FAULT 位變?yōu)?0b
UVLO 位保持鎖存為 1b,直到通過 CLR_FLT 位或 nSLEEP 復(fù)位脈沖將其清除為止。
不支持 SPI 通信,數(shù)字內(nèi)核關(guān)斷
FAULT 和 UVLO 位為 0b
nFAULT 引腳處于高電平
數(shù)字內(nèi)核變?yōu)橛行?/p>
UVLO 位保持在 0b
FAULT 位設(shè)為 1b
nFAULT 引腳被拉至低電平。
當(dāng) VM 電壓超過 VM UVLO 上升閾值時(shí)
FAULT 位變?yōu)?0b
UVLO 位保持在 0b
nFAULT 引腳被拉高。