ZHCSRF9A December 2022 – October 2023 DRV8461
PRODUCTION DATA
當(dāng)控制器未發(fā)送任何步進(jìn)脈沖且電機(jī)保持相同位置時(shí),可將 DRV8461 配置為以靜止省電模式運(yùn)行。當(dāng)通過(guò)向 EN_STSL 位寫(xiě)入 1b 來(lái)啟用此模式時(shí),可以通過(guò)將線圈電流從運(yùn)行電流降低到保持電流來(lái)降低系統(tǒng)的功耗。
在最后一個(gè) STEP 脈沖之后,該器件會(huì)等待一段由 TSTSL_DLY 寄存器編程的時(shí)間,之后線圈電流會(huì)在由 TSTSL_FALL 寄存器編程的時(shí)間段內(nèi)從運(yùn)行電流斜降至保持電流,如圖 7-11 所示。STSL 標(biāo)志會(huì)上升,以指示器件處于靜止省電模式。一旦檢測(cè)到下一個(gè) STEP 脈沖,線圈電流會(huì)立即斜升至運(yùn)行電流。TSTSL_FALL 和 TSTSL_DLY 的可用選項(xiàng)在表 7-95 中顯示。
運(yùn)行電流由 TRQ_DAC 寄存器編程,保持電流由 ISTSL 寄存器編程,如節(jié) 7.3.8 所示。
| 參數(shù) | 說(shuō)明 |
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TSTSL_FALL[3:0] |
控制經(jīng)過(guò) TSTSL_DLY 時(shí)間后電流從 TRQ_DAC 降低到 ISTSL 所需的時(shí)間。對(duì)于每個(gè) TSTSL_FALL,TRQ_DAC 將下降 1b,直到電流達(dá)到 ISTSL??傁陆禃r(shí)間 = (TRQ_DAC - ISTSL) * 每個(gè)電流階躍的下降時(shí)間。
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TSTSL_DLY[5:0] |
控制最后一個(gè) STEP 脈沖和激活靜止省電模式之間的延遲。
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IHOLD = ISTSL(ISTSL < TRQ_DAC 時(shí))
IHOLD = TRQ_DAC(ISTSL > TRQ_DAC 時(shí))