ZHCSZ33 October 2025 DRV8311-Q1
PRODUCTION DATA
如果在任何時(shí)候 VM 引腳上的輸入電源電壓降至低于 VUVLO 閾值(VM UVLO 下降閾值),所有集成式 FET、驅(qū)動(dòng)器電荷泵和數(shù)字邏輯控制器都會(huì)被禁用,如圖 7-31 所示。消除 VM 欠壓條件后,將恢復(fù)正常運(yùn)行(驅(qū)動(dòng)器運(yùn)行)。一旦器件假定 VM,器件狀態(tài) (DEV_STS1) 寄存器中的 NPOR 位就會(huì)復(fù)位并鎖存為低電平。NPOR 位會(huì)保持復(fù)位狀態(tài),直到通過 CLR_FLT 位或 nSLEEP 引腳復(fù)位脈沖 (tRST) 將其清除為止。
圖 7-31 VM 電源欠壓鎖定