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ZHCSXL5 December 2024 AFE5401-EP

PRODUCTION DATA

封裝選項(xiàng)

5.7 時(shí)序要求：輸出接口

除非另有說明，最小值和最大值適用于 T_A = –40°C 至 T_J = +125°C 的整個(gè)溫度范圍、DRVDD = 3.3V、AVDD3 = 3.3V、AVDD18 = 1.8V、DVDD18 = 1.8V、–1dBFS 模擬輸入與 0.1μF 交流耦合、AFE_CLK = 25MHz、LNA 增益 = 15dB、PGA 增益 = 0dB、默認(rèn)模式和 50% 占空比下的差分輸入時(shí)鐘。典型值為 T_NOM = +25°C 條件下的值。

			最小值	標(biāo)稱值	最大值	單位
t_ADLY	從輸入采樣時(shí)鐘的上升沿到實(shí)際發(fā)生采樣之間的孔徑延遲			3		ns
	喚醒時(shí)間	從退出待機(jī)模式到數(shù)據(jù)有效的時(shí)間		500		μs
		從退出 GLOBAL_PDN 模式到數(shù)據(jù)有效的時(shí)間		2		ms
		從停止并重新啟動(dòng)輸入時(shí)鐘到數(shù)據(jù)有效的時(shí)間		500		μs
t_LAT	ADC 延遲（默認(rèn)，復(fù)位后）			10.5		t_{AFE_CLK} 周期
t_SU	數(shù)據(jù)建立時(shí)間	數(shù)據(jù)有效⁽¹⁾ 至 DCLK 上升沿的 50%，DRVDD = 3.3V，LOAD = 5pF，4 倍串行化，STR_CTRL_CLK 和 STR_CTRL_CLK_DATA = 0	4.1			ns
t_SU	數(shù)據(jù)建立時(shí)間	數(shù)據(jù)有效⁽¹⁾ 至 DCLK 上升沿的 50%，DRVDD = 1.8V，LOAD = 5pF，4 倍串行化，STR_CTRL_CLK 和 STR_CTRL_CLK_DATA = 5	3.7			ns
t_HO	數(shù)據(jù)保持時(shí)間	DCLK 上升沿的 50% 至數(shù)據(jù)變?yōu)闊o效⁽¹⁾，DRVDD = 3.3V，LOAD = 5pF，4 倍串行化，STR_CTRL_CLK 和 STR_CTRL_CLK_DATA = 0	2.8			ns
t_HO	數(shù)據(jù)保持時(shí)間	DCLK 上升沿的 50% 至數(shù)據(jù)變?yōu)闊o效⁽¹⁾，DRVDD = 1.8V，LOAD = 5pF，4 倍串行化，STR_CTRL_CLK 和 STR_CTRL_CLK_DATA = 5	2.7			ns
t_R，t_F	CMOS 輸出數(shù)據(jù)以及時(shí)鐘上升和下降時(shí)間	DRVDD = 3.3V，負(fù)載 = 5pF，10% 至 90%，STR_CTRL_CLK 和 STR_CTRL_CLK_DATA = 0		1.2		ns
t_R，t_F	CMOS 輸出數(shù)據(jù)以及時(shí)鐘上升和下降時(shí)間	DRVDD = 1.8V，負(fù)載 = 5pF，10% 至 90%，STR_CTRL_CLK 和 STR_CTRL_CLK_DATA = 5		1.1		ns
t_OUT	從 CLKIN 上升沿到 DCLK 上升沿的延遲，輸入時(shí)鐘過零到 DCLK 上升沿的 50%，DRVDD = 3.3V，負(fù)載 = 5pF，4 倍串行化，STR_CTRL_CLK 和 STR_CTRL_CLK_DATA = 0		6.7		9.5	ns
t_{S_TRIG}	TRIG 建立時(shí)間，TRIG 脈沖持續(xù)時(shí)間 ≥ t_{AFE_CLK}		4			ns
t_{H_TRIG}	TRIG 保持時(shí)間，TRIG 脈沖持續(xù)時(shí)間 ≥ t_{AFE_CLK}		3			ns

(1) 數(shù)據(jù)有效是指 0.7 × DRVDD 的邏輯高電平和 0.3 × DRVDD 的邏輯低電平。

封裝選項(xiàng)

機(jī)械數(shù)據(jù) (封裝 | 引腳)

散熱焊盤機(jī)械數(shù)據(jù) (封裝 | 引腳)

訂購(gòu)信息

5.7 時(shí)序要求：輸出接口