ZHCSXK6 November 2024 LMK5C22212AS1
ADVANCE INFORMATION
- 1
- 1 特性
- 2 應(yīng)用
- 3 說明
- 4 引腳配置和功能
- 5 規(guī)格
- 6 參數(shù)測量信息
-
7 詳細(xì)說明
- 7.1 概述
- 7.2 功能方框圖
- 7.3
特性說明
- 7.3.1 振蕩器輸入 (XO)
- 7.3.2 基準(zhǔn)輸入
- 7.3.3 時鐘輸入連接和端接
- 7.3.4 基準(zhǔn)輸入多路復(fù)用器選擇
- 7.3.5 無中斷切換
- 7.3.6 基準(zhǔn)輸入上的間隙時鐘支持
- 7.3.7 輸入時鐘和 PLL 監(jiān)控、狀態(tài)和中斷
- 7.3.8
PLL 關(guān)系
- 7.3.8.1 PLL 頻率關(guān)系
- 7.3.8.2 模擬 PLL（APLL1、APLL2）
- 7.3.8.3 APLL 參考路徑
- 7.3.8.4 APLL 反饋分頻器路徑
- 7.3.8.5 APLL 環(huán)路濾波器（LF1、LF2）
- 7.3.8.6 APLL 壓控振蕩器（VCO1、VCO2）
- 7.3.8.7 APLL VCO 時鐘分配路徑
- 7.3.8.8 DPLL 基準(zhǔn) (R) 分頻器路徑
- 7.3.8.9 DPLL 時間數(shù)字轉(zhuǎn)換器 (TDC)
- 7.3.8.10 DPLL 環(huán)路濾波器 (DLF)
- 7.3.8.11 DPLL 反饋 (FB) 分頻器路徑
- 7.3.9 輸出時鐘分配
- 7.3.10 輸出源多路復(fù)用器
- 7.3.11 輸出通道多路復(fù)用器
- 7.3.12 輸出分頻器 (OD)
- 7.3.13 輸出延遲
- 7.3.14 時鐘輸出
- 7.3.15 LOL 期間輸出自動靜音
- 7.3.16 無毛刺輸出時鐘啟動
- 7.3.17 時鐘輸出連接和端接
- 7.3.18 輸出同步 (SYNC)
- 7.3.19 零延遲模式 (ZDM)
- 7.3.20 DPLL 可編程相位延遲
- 7.3.21 歷時計數(shù)器 (TEC)
- 7.4 器件功能模式
- 8 應(yīng)用和實施
- 9 器件和文檔支持
- 10修訂歷史記錄
- 11機(jī)械、封裝和可訂購信息
封裝選項
機(jī)械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
散熱焊盤機(jī)械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
訂購信息
3 說明
LMK5C22212AS1 是一款高性能網(wǎng)絡(luò)同步器和抖動清除器，旨在滿足無線通信和基礎(chǔ)設(shè)施應(yīng)用的嚴(yán)格要求。
該器件附帶軟件支持，用于實現(xiàn) IEEE-1588 PTP 同步到主基準(zhǔn)時鐘源。如需更多信息，請聯(lián)系 TI。
該網(wǎng)絡(luò)同步器集成了 2 個 DPLL，可通過可編程環(huán)路帶寬提供無中斷切換和抖動衰減功能，無需外部環(huán)路濾波器，更大限度地提升了靈活性和易用性。每個 DPLL 相位將配對的 APLL 鎖定到基準(zhǔn)輸入。
APLL1 具備采用 TI 專有體聲波 (BAW) 技術(shù)的超高性能 PLL（稱為 BAW APLL），可在 491.52MHz 頻率下生成具有 40fs（典型值）/60fs（最大值）RMS 抖動（12kHz 至 20MHz）的輸出時鐘，而不受 XO 和 DPLL 基準(zhǔn)輸入的抖動和頻率的影響。APLL2/DPLL2 提供了一個用于第二頻率和/或同步域的選項。
基準(zhǔn)驗證電路會監(jiān)測 DPLL 基準(zhǔn)時鐘，一旦檢測到切換事件，就會在輸入之間執(zhí)行無中斷切換?？梢詥⒂?a xmlns:opentopic="http://www.idiominc.com/opentopic" class="xref" href="GUID-D847A563-2B7E-4A3F-890F-E1E2F84EEA76.html#GUID-D847A563-2B7E-4A3F-890F-E1E2F84EEA76">零延遲模式 (ZDM) 和相位抵消，控制從輸入到輸出的相位關(guān)系。
該器件可通過 I2C 或 SPI 進(jìn)行完全編程。集成的 EEPROM 可用于自定義系統(tǒng)啟動時鐘。該器件還具有出廠默認(rèn)的 ROM 配置文件作為備用選項。
LMK5C22212AS1 典型系統(tǒng)方框圖