ZHCSXK6 November 2024 LMK5C22212AS1
ADVANCE INFORMATION
- 1
- 1 特性
- 2 應(yīng)用
- 3 說明
- 4 引腳配置和功能
- 5 規(guī)格
- 6 參數(shù)測量信息
-
7 詳細(xì)說明
- 7.1 概述
- 7.2 功能方框圖
- 7.3
特性說明
- 7.3.1 振蕩器輸入 (XO)
- 7.3.2 基準(zhǔn)輸入
- 7.3.3 時鐘輸入連接和端接
- 7.3.4 基準(zhǔn)輸入多路復(fù)用器選擇
- 7.3.5 無中斷切換
- 7.3.6 基準(zhǔn)輸入上的間隙時鐘支持
- 7.3.7 輸入時鐘和 PLL 監(jiān)控、狀態(tài)和中斷
- 7.3.8
PLL 關(guān)系
- 7.3.8.1 PLL 頻率關(guān)系
- 7.3.8.2 模擬 PLL（APLL1、APLL2）
- 7.3.8.3 APLL 參考路徑
- 7.3.8.4 APLL 反饋分頻器路徑
- 7.3.8.5 APLL 環(huán)路濾波器（LF1、LF2）
- 7.3.8.6 APLL 壓控振蕩器（VCO1、VCO2）
- 7.3.8.7 APLL VCO 時鐘分配路徑
- 7.3.8.8 DPLL 基準(zhǔn) (R) 分頻器路徑
- 7.3.8.9 DPLL 時間數(shù)字轉(zhuǎn)換器 (TDC)
- 7.3.8.10 DPLL 環(huán)路濾波器 (DLF)
- 7.3.8.11 DPLL 反饋 (FB) 分頻器路徑
- 7.3.9 輸出時鐘分配
- 7.3.10 輸出源多路復(fù)用器
- 7.3.11 輸出通道多路復(fù)用器
- 7.3.12 輸出分頻器 (OD)
- 7.3.13 輸出延遲
- 7.3.14 時鐘輸出
- 7.3.15 LOL 期間輸出自動靜音
- 7.3.16 無毛刺輸出時鐘啟動
- 7.3.17 時鐘輸出連接和端接
- 7.3.18 輸出同步 (SYNC)
- 7.3.19 零延遲模式 (ZDM)
- 7.3.20 DPLL 可編程相位延遲
- 7.3.21 歷時計數(shù)器 (TEC)
- 7.4 器件功能模式
- 8 應(yīng)用和實施
- 9 器件和文檔支持
- 10修訂歷史記錄
- 11機(jī)械、封裝和可訂購信息
封裝選項
機(jī)械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
散熱焊盤機(jī)械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
訂購信息
8.2 典型應(yīng)用
圖 8-3 展示了有助于實現(xiàn) LMK5C22212AS1 和外設(shè)電路的參考原理圖。為內(nèi)核電源引腳和獨立輸出電源引腳提供了電源濾波示例。圖中顯示了時鐘輸入和輸出引腳的單端 LVCMOS、LVDS、HSDS、AC-LVPECL 和 HCSL 時鐘接口示例。例如，外部 CMOS 振蕩器驅(qū)動交流耦合分壓器網(wǎng)絡(luò)來連接 3.3V LVCMOS 輸出，從而滿足 XO 輸入指定的輸入電壓擺幅。LMK5C22212AS1 的 XO 引腳可以接受 3.3V LVCMOS 輸入。所需的外部電容器放置在靠近 LMK5C22212AS1 的位置，并顯示了建議值。邏輯 I/O 引腳上的外部上拉電阻和下拉電阻選項將設(shè)置默認(rèn)輸入狀態(tài)。I2C 或 SPI 引腳和其他邏輯 I/O 引腳可以連接到主機(jī)器件（未顯示），以便對 LMK5C22212AS1 進(jìn)行編程和控制，并監(jiān)測狀態(tài)。
圖 8-3 參考原理圖示例