jizz亚洲免费视频,91av视频在线

ZHCSLI3A July 2020 – July 2025 CDCE6214

PRODUCTION DATA

VCO 輸出連接到兩個可單獨配置的預(yù)分頻器，從而提供片上時鐘分配 - PSA 和 PSB。PSA 和 PSB 可單獨配置為 /4、/5 或/6 的分頻值。

時鐘分配由四個輸出通道組成。每個輸出通道包含一個具有無毛刺切換和同步功能的整數(shù)分頻器 (IOD)。

IOD 可由 PSA、PSB 或基準時鐘提供時鐘源?？梢岳@過 IOD 以在輸出端提供基準時鐘。

有五個輸出通道 – OUT0、OUT1、OUT2、OUT3 和 OUT4。

OUT0 是一個壓擺率可控 LVCMOS 輸出?；鶞蕰r鐘或 PFD 時鐘可通過時鐘分配網(wǎng)絡(luò)路由到該輸出。

OUT1 和 OUT4 是相同的輸出通道。該通道中的輸出緩沖器與各種信號標準（LVCMOS、LP-HCSL 和類似 LVDS）兼容。

OUT2 和 OUT3 是相同的輸出通道。該通道中的輸出緩沖器與各種信號標準（LP-HCSL 和類似 LVDS）兼容。

LP-HCSL 輸出緩沖器可以直接連接到接收器，無需任何接地終端電阻器。LP-HCSL 的輸出阻抗被修整為 50Ω ± 10%?？梢允褂靡粋€串聯(lián)電阻器來適應(yīng)引線阻抗。
類似 LVDS 輸出需要在正極性和負極性輸出引腳之間連接一個差分終端。該終端可以直接連接，也可以通過交流耦合電容器連接。對于 50Ω 系統(tǒng)，100Ω 差分終端是合適的。
LVCMOS 輸出僅針對容性負載而設(shè)計。正負輸出引腳的極性可單獨配置。

差分緩沖器支持高達 328.125MHz 的廣泛輸出頻率。LVCMOS 支持高達 200MHz 的頻率。

表 7-9 為輸出配置輸入基準、PFD 或 PLL 時鐘⁽¹⁾

寄存器位地址	寄存器位字段名稱	說明
R25[10]	IP_BYP_OUT0_EN	為 OUT0 啟用基準時鐘或 PFD 時鐘。
R25[9]	REF_CH_MUX	在 PFD 時鐘或輸入基準時鐘之間進行選擇
R25[14:11]	IP_REF_TO_OUT4_EN、IP_REF_TO_OUT3_EN、IP_REF_TO_OUT2_EN、IP_REF_TO_OUT1_EN	為 OUT1-OUT4 選擇基準時鐘
R56[15:14]	CH1_MUX	OUT1 的時鐘選擇多路復用器控制
R62[15:14]	CH2_MUX	OUT2 的時鐘選擇多路復用器控制
R67[15:14]	CH3_MUX	OUT3 的時鐘選擇多路復用器控制
R72[15:14]	CH4_MUX	OUT4 的時鐘選擇多路復用器控制

(1) 對于任何時鐘，TI 建議在不使用時將其禁用以減少串擾

表 7-10 配置時鐘分配網(wǎng)絡(luò)

表 7-11 配置 LVCMOS 輸出緩沖器⁽¹⁾ ⁽²⁾

寄存器位地址	寄存器位字段名稱	說明
R78[12]	CH0_EN	啟用 OUT0 LVCMOS 緩沖器
R79[3:0]	CH0_CMOS_SLEW_RATE_CTRL	控制 OUT0 LVCMOS 緩沖器的輸出壓擺率
R59[14]、R75[14]	CH1_CMOSN_EN、CH4_CMOSP_EN	啟用 OUT1N/OUT4P LVCMOS 緩沖器
R59[13]、R75[13]	CH1_CMOSP_EN、CH4_CMOSN_EN	啟用 OUT1P/OUT4N LVCMOS 緩沖器
R59[12]、R75[12]	CH1_CMOSN_POL、CH4_CMOSP_POL	設(shè)置 OUT1N/OUT4P LVCMOS 緩沖器的輸出極性
R59[11]、R75[11]	CH1_CMOSP_POL、CH4_CMOSN_POL	設(shè)置 OUT1P/OUT4N LVCMOS 緩沖器的輸出極性
R60[3:0]、R76[3:0]	CH1_CMOS_SLEW_RATE_CTRL、CH4_CMOS_SLEW_RATE_CTRL	控制 OUT1/OUT4 LVCMOS 緩沖器的輸出壓擺率

(1) 不得同時啟用多個輸出緩沖器

(2) 必須根據(jù) VDDO 電平相應(yīng)地設(shè)置 ch1_1p8vdet、ch2_1p8vdet、ch3_1p8vdet、ch4_1p8vdet。當設(shè)置為 1.8V 時，必須設(shè)置 safety_1p8v_mode。

表 7-12 配置 LP-HCSL 輸出緩沖器⁽¹⁾ ⁽²⁾ ⁽³⁾

寄存器位地址	寄存器位字段名稱	說明
R57[14]、R63[13]、R68[13]、R73[13]	CH1_HCSL_EN、CH2_HCSL_EN、CH3_HCSL_EN、CH4_HCSL_EN	在 OUT1/OUT2/OUT3/OUT4 上啟用 LP-HCSL 緩沖器

(1) 不得同時啟用多個輸出緩沖器

(2) 無需外部終端。電壓模式驅(qū)動器。

(3) 必須根據(jù) VDDO 電平相應(yīng)地設(shè)置 ch1_1p8vdet、ch2_1p8vdet、ch3_1p8vdet、ch4_1p8vdet。當設(shè)置為 1.8V 時，必須設(shè)置 safety_1p8v_mode。

表 7-13 配置類 LVDS 輸出緩沖器⁽¹⁾ ⁽²⁾ ⁽³⁾

寄存器位地址	寄存器位字段名稱	說明
R59[15]、R65[11]、R70[11]、R75[15]	CH1_LVDS_EN、CH2_LVDS_EN、CH3_LVDS_EN、CH4_LVDS_EN	在 OUT1/OUT2/OUT3/OUT4 上啟用類似 LVDS 緩沖器
R60[15:12]、R66[3:0]、R71[3:0]、R76[9:6]	CH1_DIFFBUF_IBIAS_TRIM、CH2_DIFFBUF_IBIAS_TRIM、CH3_DIFFBUF_IBIAS_TRIM、CH4_DIFFBUF_IBIAS_TRIM	設(shè)置 OUT1/OUT2/OUT3/OUT4 的輸出擺幅和輸出共模
R60[11:10]、R66[5:4]、R71[5:4]、R76[5:4]	CH1_LVDS_CMTRIM_INC、CH2_LVDS_CMTRIM_INC、CH3_LVDS_CMTRIM_INC、CH4_LVDS_CMTRIM_INC	增加 OUT1/OUT2/OUT3/OUT4 的輸出共模。僅 2.5V/3.3V 模式。
R60[5:4]、R65[14:13]、R71[10:9]、R77[1:0]	CH1_LVDS_CMTRIM_DEC、CH2_LVDS_CMTRIM_DEC、CH3_LVDS_CMTRIM_DEC、CH4_LVDS_CMTRIM_DEC	減小 OUT1/OUT2/OUT3/OUT4 的輸出共模。僅適用于 2.5V 或 3.3V 模式。

(1) 不得同時啟用多個輸出緩沖器。

(2) 直流耦合模式下需要 100Ω 差分終端。交流耦合模式下需要 50Ω、單端或 100Ω 差分終端

(3) 必須根據(jù) VDDO 電平相應(yīng)地設(shè)置 ch1_1p8vdet、ch2_1p8vdet、ch3_1p8vdet、ch4_1p8vdet。當設(shè)置為 1.8V 時，必須設(shè)置 safety_1p8v_mode。