ZHCSLI3A July 2020 – July 2025 CDCE6214
PRODUCTION DATA
可通過確定性方式重置輸出分頻器。這可以通過使用同步位或 PDN 引腳來實現(xiàn)。該引腳的電平通過使用 PFD 輸入處的基準頻率在內(nèi)部進行限定。SYNCN 引腳或同步位上的低電平使輸出靜音。高電平同步釋放所有輸出分頻器進行操作,以便所有輸出共享一個共同的上升沿。第一個上升沿可使用 ch{x}_sync_delay 單獨以相應(yīng)預分頻器周期的階躍進行延遲,最多可延遲 32 個周期。這使得用戶能夠補償外部延遲,例如 FPGA 設(shè)計中的邏輯門引入的布線不匹配、電纜或固有延遲。每個通道都可以包含在同步過程中或從同步過程中排除。可通過 ch{x}_sync_en 單獨啟用分頻器同步。
為了在下電上電期間具有確定的輸入到輸出行為,基準分頻器必須設(shè)置為 1?;鶞史诸l器不得對基準時鐘進行分頻,不得使用基準倍頻器。
圖 7-9 輸出分頻器同步