ZHCSIS7E September 2018 – November 2024 UCC21540 , UCC21540A , UCC21541 , UCC21542
PRODUCTION DATA
- 1
- 1 特性
- 2 應(yīng)用
- 3 說明
- 4 器件比較表
- 5 引腳配置和功能
- 6 規(guī)格
- 7 參數(shù)測量信息
- 8 詳細(xì)說明
- 9 應(yīng)用和實施
- 10電源相關(guān)建議
- 11布局
- 12器件和文檔支持
- 13修訂歷史記錄
- 14機械、封裝和可訂購信息
封裝選項
請參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
機械數(shù)據(jù) (封裝 | 引腳)
- DWK|14
- DW|16
散熱焊盤機械數(shù)據(jù) (封裝 | 引腳)
- DW|16
訂購信息
7.6 上電 UVLO 到輸出延遲
每當(dāng)電源電壓 VCCI 從低于下降閾值 VVCCI_OFF 變?yōu)楦哂谏仙撝?VVCCI_ON 時，以及每當(dāng)電源電壓 VDDx 從低于下降閾值 VVDDx_OFF 變?yōu)楦哂谏仙撝?VVDDx_ON 時，輸出開始響應(yīng)輸入前會存在一些延遲。對于 VCCI UVLO，此延遲定義為 tVCCI+ to OUT，最大值為 50μs。對于 VDDx UVLO，此延遲定義為 tVDD+ to OUT，最大值為 10μs。TI 建議在驅(qū)動輸入信號前留出一些裕量，以確保將驅(qū)動器 VCCI 和 VDD 偏置電源完全激活。圖 7-7 和圖 7-8 展示了 VCCI 和 VDD 的加電 UVLO 延遲時序圖。
每當(dāng)電源電壓 VCCI 降至下降閾值 VVCCI_OFF 以下，或者 VDDx 降至下降閾值 VVDDx_OFF 以下時，輸出會停止響應(yīng)輸入并在 ≤2μs 內(nèi)保持低電平。這種不對稱延遲旨在確保器件能夠在 VCCI 或 VDDx 斷電期間安全運行。
當(dāng) VCCI 斷開，但 VDDx 存在時，輸出會保持低電平；當(dāng) VDDx 斷開時，器件會通過有源下拉功能將輸出鉗位至低電平。如需更詳細(xì)的 UVLO 功能說明，請查看 節(jié) 8.3.1 部分。
圖 7-7 VCCI 上電 UVLO 延遲
圖 7-8 VDDA/B 上電 UVLO 延遲