ZHCSEJ1C December 2015 – September 2024 TPS7H3301-SP
PRODUCTION DATA
- 1
- 1 特性
- 2 應(yīng)用
- 3 說(shuō)明
- 4 修訂歷史記錄
- 5 引腳配置和功能
- 6 規(guī)格
- 7 詳細(xì)說(shuō)明
- 8 應(yīng)用和實(shí)施
- 電源相關(guān)建議
- 9 布局
- 10器件和文檔支持
- 機(jī)械、封裝和可訂購(gòu)信息
封裝選項(xiàng)
機(jī)械數(shù)據(jù) (封裝 | 引腳)
- HKR|16
散熱焊盤機(jī)械數(shù)據(jù) (封裝 | 引腳)
訂購(gòu)信息
8.2.2.8 VTT DIMM 或模塊應(yīng)用的輸出容差注意事項(xiàng)
TPS7H3301-SP 專門設(shè)計(jì)用于為存儲(chǔ)器終端電源軌供電（如圖 8-5 所示）。DDR 存儲(chǔ)器終端結(jié)構(gòu)決定了 VTT 軌的主要特性，可以灌/拉電流來(lái)維持合理的 VTT 容差。有關(guān)單個(gè)存儲(chǔ)器單元的典型特性，請(qǐng)參閱圖 8-6。
圖 8-5 采用 TPS7H3301-SP 的 DDR3 VTT DIMM/模塊的典型應(yīng)用圖
圖 8-6 DDR 物理信號(hào)系統(tǒng) SSTL 信號(hào)在圖 8-6 中，當(dāng) Q1 導(dǎo)通、Q2 關(guān)斷時(shí)：
- 電流從 VDDQ 通過(guò)終端電阻器流向 VTT。
- VTT 灌入電流。
在圖 8-6 中，當(dāng) Q2 導(dǎo)通、Q1 關(guān)斷時(shí)：
- 電流從 VTT 通過(guò)終端電阻器流向 GND。
- VTT 拉取電流。
由于 VTT 的精度直接影響存儲(chǔ)器信號(hào)完整性，因此必須了解 VTT 的容差要求?；谶m用于 DDR 和 DDR2 的 JEDEC VTT 規(guī)范。有關(guān)詳細(xì)信息和 JEDEC 相關(guān)規(guī)范，請(qǐng)參閱表 8-2。
VTTREF – 40mV < VTT < VTTREF + 40mV，適用于直流和交流條件
規(guī)范本身表明 VTT 必須跟蹤 VTTREF 才能實(shí)現(xiàn)適當(dāng)?shù)男盘?hào)調(diào)節(jié)。
TPS7H3301-SP 可確保穩(wěn)壓器輸出電壓：
VTTREF – 34mV < VTT < VTTREF + 34mV（適用于直流和交流條件），–3A < IVTT < 3A
穩(wěn)壓器輸出電壓在穩(wěn)壓器側(cè)進(jìn)行測(cè)量，而不是在負(fù)載側(cè)進(jìn)行測(cè)量。該容差適用于 DDR、DDR2、DDR3 和低功耗 DDR3/DDR4 應(yīng)用（有關(guān)詳細(xì)信息，請(qǐng)參閱表 8-2）。為了滿足穩(wěn)定性要求，需要使用最小 470μF 的輸出電容，應(yīng)結(jié)合使用鉭電容器和陶瓷電容器?？紤]到 MLCC 電容器的實(shí)際容差，與 3 × 150μF 低 ESR 鉭電容器并聯(lián)的四個(gè)或更多 4.7μF 陶瓷電容器足以滿足上述要求。對(duì)于 ESR 較大的鉭電容器而言，需要使用多個(gè)與陶瓷電容器并聯(lián)的鉭電容器，以滿足系統(tǒng)需求。
| DDR | DDR2 | DDR3 | 低功耗 DDR3 (DDR3L) | |||
|---|---|---|---|---|---|---|
| FSB 數(shù)據(jù)速率 | 200、266、333 和 400MHz | 400、533、677 和 800MHz | 800、1066、1330 和 1600MHz | 與 DDR3 相同 | ||
| 終端 | 對(duì)于所有信號(hào)，主板端接至 VTT | 對(duì)于數(shù)據(jù)組采用片上端接。VTT/VO 用于地址、命令和控制信號(hào)的端接。 | 對(duì)于數(shù)據(jù)組采用片上端接。VTT/VO 用于地址、命令和控制信號(hào)的端接。 | 與 DDR3 相同 | ||
| 終止電流需求 | 最大瞬態(tài)灌電流和拉電流高達(dá) 2.6A 至 2.9A | 要求不高
| 要求不高
| 與 DDR3 相同 | ||
| 電壓電平 | 2.5V 內(nèi)核和 I/O 1.25V VTT | 1.8V 內(nèi)核和 I/O 0.9V VTT | 1.5V 內(nèi)核和 I/O 0.75V VTT | 1.35V 內(nèi)核和 I/O 0.68V VTT | ||
| 相關(guān) JEDEC 規(guī)范 | JESD79F (SSTL_2 JESD8-9B) | DDR2 JESD79-2F (SSTL_18 JESD8-15) | DDR3 JESD79-3F | DDR3L JESD79-3-1A.01 | ||
TPS7H3301-SP 是一款由 Gm 驅(qū)動(dòng)的 LDO。基準(zhǔn)輸入和輸出穩(wěn)壓器之間的壓降由器件的跨導(dǎo)和輸出電流決定。典型的 Gm 在 3A 電流下為 250S，并會(huì)相對(duì)于負(fù)載發(fā)生變化，以節(jié)省靜態(tài)電流（即 Gm 在空載條件下非常低）。Gm LDO 穩(wěn)壓器是單極系統(tǒng)。由于 Gm 的帶寬性質(zhì)，其電壓環(huán)路的單位增益帶寬僅由輸出電容決定（請(qǐng)參閱方程式 1）。
其中
- fUGBW 是單位增益帶寬
- Gm 是跨導(dǎo)
- COUT 是輸出電容
對(duì)于輸出大容量電容器要求，此類穩(wěn)壓器有兩項(xiàng)限制。為了保持穩(wěn)定性，輸出電容器 ESR 影響的零點(diǎn)位置應(yīng)大于電流環(huán)路的 –3dB 點(diǎn)。此約束意味著設(shè)計(jì)中不應(yīng)使用具有更高 ESR 的電容器。此外，應(yīng)該很好地了解陶瓷電容器的阻抗特性，以防止由于大 ESL、輸出電容器和 VTT/VO 引線的寄生電感而導(dǎo)致 Gm –3dB 點(diǎn)附近的增益峰值效應(yīng)。
圖 8-7 顯示了 TPS7H3301-SP 典型 DDR3 配置的波德圖仿真，其中：
- VDD/VIN = 2.4V
- VVLDOIN = 1.5V
- VTT/VO = 0.75V
- IIO = 2A
- 3 × 150μF 低 ESR 鉭電容器 (T530D157M010ATE005) 與 4 × 4.7μF 陶瓷電容器并聯(lián)
- ESR = 1.66mΩ
- ESL = 800pH
單位增益帶寬約為 87.3kHz，相位裕度為 82°。由于 ESL 效應(yīng)，當(dāng)超過(guò) 0dB 電平時(shí)，增益達(dá)到峰值。然而，峰值保持在遠(yuǎn)低于 0dB。
圖 8-7 典型 DDR3 配置的波德圖圖 6-3 顯示了典型 DDR3 配置的負(fù)載調(diào)整率，圖 8-8 顯示了其瞬態(tài)響應(yīng)。在最壞情況下，穩(wěn)壓器承受 ±3A 的負(fù)載階躍。由于電流探頭的位置，所示電流僅表示器件拉取 3A 電流。
圖 8-8 瞬態(tài)圖