ZHCSK91A August 2019 – September 2019 TPS23882
PRODUCTION DATA.
命令 = 60h，帶 1 個數(shù)據(jù)字節(jié)，讀取/寫入
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| PROG_SEL | CPU_RST | - | PAR_EN | RAM_EN | PAR_SEL | R/WZ | CLR_PTR |
| R/W-0 | R/W-0 | R/W-0 | R/W-0 | R/W-0 | R/W-0 | R/W-0 | R/W-0 |
| 說明：R/W = 讀取/寫入；R = 只讀；-n = 復(fù)位后的值 |
| 位 | 字段 | 類型 | 復(fù)位 | 說明 |
|---|---|---|---|---|
| 7 | PROG_SEL | R/W | 0 | I2C 編程選擇位。
1 = 啟用 SRAM I2C 讀取/寫入 0 = 禁用 SRAM I2C 讀取/寫入。 |
| 6 | CPU_RST | R/W | 0 | CPU 復(fù)位位
1 = 內(nèi)部 CPU 保持在復(fù)位狀態(tài) 0 = 內(nèi)部 CPU 處于活動狀態(tài) 嚴(yán)格來說，這是 CPU 復(fù)位。切換此位僅復(fù)位 CPU，不會更改 I2C 寄存器的任何內(nèi)容 |
| 5 | 保留 | R/W | 0 | 保留 |
| 4 | PAR_EN | R/W | 0 | SRAM 奇偶校驗使能位：
1 = 將會啟用 SRAM 奇偶校驗 0 = 將會禁用 SRAM 奇偶校驗 建議使用 SRAM 時務(wù)必啟用奇偶校驗功能 |
| 3 | RAM_EN | R/W | 0 | SRAM 使能位
1 = 將會啟用 SRAM，內(nèi)部 CPU 將從 SRAM 和內(nèi)部 ROM 運(yùn)行 0 = 內(nèi)部 CPU 僅從內(nèi)部 ROM 運(yùn)行 在 SRAM 編程之后，為了能夠使用 SRAM 代碼，該位需要設(shè)置為 1 |
| 2 | PAR_SEL | R/W | 0 | SRAM 奇偶校驗選擇位：將此位設(shè)置為 1 并與 RZ/W 位結(jié)合使用可支持訪問 SRAM 奇偶校驗位。
1 = 啟用奇偶校驗位讀取/寫入 0 = 禁用奇偶校驗位讀取/寫入 |
| 1 | R/WZ | R/W | 0 | SRAM 讀取/寫入選擇位：
0 = SRAM 寫入 – 將 SRAM 數(shù)據(jù)寫入 0x61h 1 = SRAM 讀取 – 從 0x61h 讀取 SRAM 數(shù)據(jù) 可通過 I2C 連續(xù)讀取/寫入 SRAM 數(shù)據(jù)，直到發(fā)送停止位為止。 |
| 0 | CLR_PTR | R/W | 0 | 清除地址指針位：
1 = 復(fù)位存儲器地址指針 0 = 釋放指針以供使用 為了確保正確編程，應(yīng)將該位切換 (0-1-0) 為寫入或讀取 SRAM 或奇偶校驗存儲器。 |
SRAM 編程：
加電時，建議將 TPS23882 的 SRAM 編程為最新版本的代碼（可通過 TI mySecure 軟件 網(wǎng)頁進(jìn)行下載）。除了下列用于 SRAM 編程的命令之外的所有 I2C 流量都應(yīng)推遲到以下 SRAM 編程序列完成之后。
NOTE
對于選擇不加載 SRAM、僅從內(nèi)部 ROM 運(yùn)行的 TPS23882 應(yīng)用， 請 參閱 SRAM 發(fā)行說明和 ROM 咨詢文檔（可通過 TI mySecure 軟件 網(wǎng)頁獲取）。
NOTE
必須在較低的 I2C 地址（通道 1-4）完成 SRAM 編程控制。對較高的 I2C 器件地址（通道 5-8）配置該寄存器不會對 SRAM 進(jìn)行編程
NOTE
SRAM 編程需要從器件的初次加電（VPWR 和 VDD 高于 UVLO）后延遲至少 50ms，讓器件完成其內(nèi)部硬件初始化過程
用于 SRAM 編程的 0x60h 設(shè)置：在編程/寫入 SRAM 之前，需要在寄存器 0x60h 中完成以下位序列：
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| PROG_SEL | CPU_RST | - | PAR_EN | RAM_EN | PAR_SEL | R/WZ | CLR_PTR |
| 0 → 1 | 0 → 1 | 0 | 0 | 0 | 0 | 1 → 0 | 0 → 1 → 0 |
讀取 SRAM 需要相同的序列，但 R/WZ 位需要設(shè)置為“1”。
如果設(shè)備處于“安全模式”，則可以使用與上述相同的序列重新編程 SRAM。
在此序列之后通過 I2C 向 0x61h 寫入內(nèi)容會從寄存器 0x62h 和 63h 中設(shè)置的地址開始主動對 SRAM 程序存儲器進(jìn)行編程。
空白
用于 SRAM 奇偶校驗編程的 0x60h 設(shè)置：在對 SRAM 程序存儲器進(jìn)行編程之后，為了配置器件以便對奇偶校驗存儲器進(jìn)行編程，需要在寄存器 0x60h 中完成以下位序列：
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| PROG_SEL | CPU_RST | - | PAR_EN | RAM_EN | PAR_SEL | R/WZ | CLR_PTR |
| 0 → 1 | 0 → 1 | 0 | 0 | 0 | 0→1 | 1 → 0 | 0 → 1 → 0 |
讀取奇偶校驗需要相同的序列，但 R/WZ 位需要設(shè)置為“1”。
在此序列之后通過 I2C 向 0x61h 寫入內(nèi)容會從寄存器 0x62h 和 63h 中設(shè)置的地址開始主動對奇偶校驗存儲器進(jìn)行編程。
從 SRAM 程序存儲器運(yùn)行的 0x60h 設(shè)置：完成編程后，為了讓器件能夠正常耗盡 SRAM，需要在寄存器 0x60h 中完成以下位序列：
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| PROG_SEL | CPU_RST | - | PAR_EN | RAM_EN | PAR_SEL | R/WZ | CLR_PTR |
| 1 → 0 | 1 → 0 | 0 | 0 → 1 | 0 → 1 | 1 → 0 | 0 | 0 |
在完成上述序列后的 1ms 內(nèi)，器件將完成對 SRAM 的兼容性檢查
如果確定 SRAM 加載“有效”：寄存器 0x41h 將具有 0x01h 和 0xFEh 之間的值，并且器件將恢復(fù)正常運(yùn)行。
如果確定 SRAM 加載“無效”：
• 0x41h 將設(shè)置為 0xFFh
• 在內(nèi)部將清除 RAM_EN 位
• 器件將以“安全模式”運(yùn)行，直到完成另一次編程嘗試
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