ZHCSX59A August 2024 – August 2025 TAS2120
PRODUCTION DATA
| 最小值 | 標稱值 | 最大值 | 單位 | ||
|---|---|---|---|---|---|
| I2C - 標準模式 | |||||
| fSCL | SCL 時鐘頻率 | 0 | 100 | kHz | |
| tHD;STA | （重復(fù)）START 條件后的保持時間。在此時間段之后，生成第一個時鐘脈沖。 | 4 | μs | ||
| tLOW | SCL 時鐘的低電平周期 | 4.7 | μs | ||
| tHIGH | SCL 時鐘的高電平周期 | 4 | μs | ||
| tSU;STA | 重復(fù) START 條件的建立時間 | 4.7 | μs | ||
| tHD;DAT | 數(shù)據(jù)保持時間：對于 I2C 總線器件 | 0 | 3.45 | μs | |
| tSU;DAT | 數(shù)據(jù)建立時間 | 250 | ns | ||
| tr | SDA 和 SCL 上升時間 | 1000 | ns | ||
| tf | SDA 和 SCL 下降時間 | 300 | ns | ||
| tSU;STO | STOP 條件的建立時間 | 4 | μs | ||
| tBUF | STOP 與 START 條件之間的總線空閑時間 | 4.7 | μs | ||
| Cb | 每個總線的容性負載 | 400 | pF | ||
| I2C - 快速模式 | |||||
| fSCL | SCL 時鐘頻率 | 0 | 400 | kHz | |
| tHD;STA | （重復(fù)）START 條件后的保持時間。在此時間段之后，生成第一個時鐘脈沖。 | 0.6 | μs | ||
| tLOW | SCL 時鐘的低電平周期 | 1.3 | μs | ||
| tHIGH | SCL 時鐘的高電平周期 | 0.6 | μs | ||
| tSU;STA | 重復(fù) START 條件的建立時間 | 0.6 | μs | ||
| tHD;DAT | 數(shù)據(jù)保持時間：對于 I2C 總線器件 | 0 | 0.9 | μs | |
| tSU;DAT | 數(shù)據(jù)建立時間 | 100 | ns | ||
| tr | SDA 和 SCL 上升時間 | 20 + 0.1 × Cb | 300 | ns | |
| tf | SDA 和 SCL 下降時間 | 20 + 0.1 × Cb | 300 | ns | |
| tSU;STO | STOP 條件的建立時間 | 0.6 | μs | ||
| tBUF | STOP 與 START 條件之間的總線空閑時間 | 1.3 | μs | ||
| Cb | 每個總線的容性負載 | 400 | pF | ||
| TDM 端口 | |||||
| fsbclk | SBCLK 頻率范圍 | 0.384 | 24.576 | MHz | |
| tH(SBCLK) | SBCLK 高電平周期 | 0.35/fsbclk | ns | ||
| tL(SBCLK) | SBCLK 低電平時間 | 0.35/fsbclk | ns | ||
| tSU(FSYNC) | FSYNC 設(shè)置時間 | 8 | ns | ||
| tHLD(FSYNC) | FSYNC 保持時間 | 8 | ns | ||
| tSU(SDIN) | SDIN 設(shè)置時間 | 8 | ns | ||
| tHLD(SDIN) | SDIN 保持時間 | 8 | ns | ||
| td (SBCLK SDOUT) | SBCLK 到 SDOUT 延遲：SBCLK 下降沿的 10% 或 SBCLK 上升沿的 90% 至 SDOUT 的 50%，IOVDD = 1.8V |
30 | ns | ||
| td (SBCLK SDOUT) | SBCLK 到 SDOUT 延遲：SBCLK 下降沿的 10% 或 SBCLK 上升沿的 90% 至 SDOUT 的 50%，IOVDD = 3.3V |
18.5 | ns | ||
| tr(SBCLK) | SBCLK 上升時間：10% - 90% 上升時間 | 0.15/fsbclk | ns | ||
| tf(SBCLK) | SBCLK 下降時間：90% - 10% 上升時間 | 0.15/fsbclk | ns | ||
| tf(SBCLK-CLH) | SBCLK 到 CLH 延遲：Boost 共享配置 | 1/2* fsbclk | ns | ||