ZHCSWL8A June 2024 – November 2024 DAC80516
PRODUCTION DATA
請參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
| 最小值 | 標稱值 | 最大值 | 單位 | ||
|---|---|---|---|---|---|
| SPI 時序要求，F(xiàn)SDO = 0 | |||||
| f(SCLK) | SCLK 頻率 | 20 | MHz | ||
| t(SCLKH) | SCLK 高電平時間 | 20 | ns | ||
| t(SCLKL) | SCLK 低電平時間 | 23 | ns | ||
| t(SDIS) | SDI 設(shè)置時間 | 5 | ns | ||
| t(SDIH) | SDI 保持時間 | 8 | ns | ||
| t(SDOTOZ) | SDO 有效輸出到三態(tài)輸出的延遲 | 0 | 17 | ns | |
| t(SDOEN) | SDO 三態(tài)輸出到有效輸出的延遲 | 0 | 21 | ns | |
| t(SDOTOD) | SDO 輸出延遲 | 2 | 23 | ns | |
| t(CSS) | CS 建立時間 | 15 | ns | ||
| t(CSH) | CS 保持時間 | 15 | ns | ||
| t(CSHIGH) | CS 高電平時間 | 15 | ns | ||
| SPI 時序要求，F(xiàn)SDO = 1 | |||||
| f(SCLK) | SCLK 頻率 (1) | 30 | MHz | ||
| t(SCLKH) | SCLK 高電平時間 | 14 | ns | ||
| t(SCLKL) | SCLK 低電平時間 | 16 | ns | ||
| t(SDIS) | SDI 設(shè)置時間 | 5 | ns | ||
| t(SDIH) | SDI 保持時間 | 8 | ns | ||
| t(SDOTOZ) | SDO 有效輸出到三態(tài)輸出的延遲 | 0 | 17 | ns | |
| t(SDOEN) | SDO 三態(tài)輸出到有效輸出的延遲 | 0 | 21 | ns | |
| t(SDOTOD) | SDO 輸出延遲 | 2.5 | 30 | ns | |
| t(CSS) | CS 建立時間 | 15 | ns | ||
| t(CSH) | CS 保持時間 | 15 | ns | ||
| t(CSHIGH) | CS 高電平時間 | 15 | ns | ||