ZHCSXW1 February 2025 ADC3683-EP , ADC3683-SEP
PRODUCTION DATA
請參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
| 參數(shù) | 測試條件 | 最小值 | 標(biāo)稱值 | 最大值 | 單位 | |
|---|---|---|---|---|---|---|
| ADC 時序規(guī)格 | ||||||
| tAD | 孔徑延遲 | 0.85 | ns | |||
| tA | 孔徑抖動 | 具有快速邊緣的方波時鐘 | 180 | fs | ||
| tJ | DCLKIN 上的抖動 | ±50 | ps | |||
| tACQ | 信號采集周期，以采樣時鐘下降沿為基準(zhǔn) | FS = 10Msps | -TS/2 | 采樣時鐘周期 | ||
| FS = 25Msps | -TS/2 | |||||
| FS = 65Msps | -TS/4 | |||||
| tCONV | 信號轉(zhuǎn)換周期，以采樣時鐘下降沿為基準(zhǔn) | FS = 10Msps | +TS × 1/5 | 采樣時鐘周期 | ||
| FS = 25Msps | +TS × 3/8 | |||||
| FS = 65Msps | +TS × 5/8 | |||||
| 喚醒時間 | 斷電后的數(shù)據(jù)有效時間。內(nèi)部基準(zhǔn)。 | 已啟用帶隙基準(zhǔn)，單端時鐘 | 17.6 | us | ||
| 已啟用帶隙基準(zhǔn)，差分時鐘 | 12.9 | |||||
| 已禁用帶隙基準(zhǔn)，單端時鐘 | 2.2 | ms | ||||
| 已禁用帶隙基準(zhǔn)，差分時鐘 | 2.2 | |||||
| 斷電后的數(shù)據(jù)有效時間。 外部 1.6V 基準(zhǔn)。 |
已啟用帶隙基準(zhǔn)，單端時鐘 | 15.9 | us | |||
| 已啟用帶隙基準(zhǔn)，差分時鐘 | 12.9 | |||||
| 已禁用帶隙基準(zhǔn)，單端時鐘 | 1.7 | ms | ||||
| 已禁用帶隙基準(zhǔn)，差分時鐘 | 1.7 | |||||
| tS，SYNC | SYNC 輸入信號的設(shè)置時間 | 以采樣時鐘上升沿為基準(zhǔn) | 500 | ps | ||
| tH，SYNC | SYNC 輸入信號的保持時間 | 600 | ||||
| ADC 延遲 | 信號輸入到數(shù)據(jù)輸出 | SLVDS 2 線 | 2 | ADC 時鐘周期 | ||
| SLVDS 1 線 | 1 | |||||
| ADC 延遲 | 信號輸入到數(shù)據(jù)輸出 | SLVDS 2 線 | 2 | ADC 時鐘周期 | ||
| SLVDS 1 線 | 1 | |||||
| SLVDS 1/2 線 | 1 | |||||
| 添加延遲 | 2 倍實時抽取率 | 21 | 輸出時鐘周期 | |||
| 2 倍復(fù)雜抽取率 | 22 | |||||
| 4 倍、8 倍、16 倍、32 倍實時或復(fù)雜抽取率 | 23 | |||||
| 接口時序：串行 LVDS 接口 | ||||||
| tPD | 傳播延遲：采樣時鐘下降沿到 DCLK 上升沿 | 采樣時鐘下降沿到 DCLKIN 上升沿的延遲小于 2.5ns。 TDCLK = DCLK 周期 tCDCLK = 采樣時鐘下降沿到 DCLKIN 下降沿 |
2 + TDCLK + tCDCLK | 3 + TDCLK + tCDCLK | 4 + TDCLK + tCDCLK | ns |
| 采樣時鐘下降沿到 DCLKIN 上升沿的延遲大于或等于 2.5ns。 TDCLK = DCLK 周期 tCDCLK = 采樣時鐘下降沿到 DCLKIN 下降沿 |
2 + tCDCLK | 3 + tCDCLK | 4 + tCDCLK | ns | ||
| tCD | DCLK 上升沿到輸出數(shù)據(jù)延遲， 2 線 SLVDS |
Fout = 10 MSPS，DA/B0,1 = 90 MBPS | 0 | 0.1 | ns | |
| Fout = 25 MSPS，DA/B0,1 = 225 MBPS | 0 | 0.1 | ||||
| Fout = 65 MSPS，DA/B0,1 = 585 MBPS | 0 | 0.1 | ||||
| DCLK 上升沿到輸出數(shù)據(jù)延遲， 1 線 SLVDS |
Fout = 10 MSPS，DA/B0 = 180 MBPS | 0.1 | 0.2 | |||
| Fout = 25 MSPS，DA/B0 = 450 MBPS | 0 | 0.1 | ||||
| Fout = 55 MSPS，DA/B0 = 990 MBPS | -0.4 | 0.1 | ||||
| DCLK 上升沿到輸出數(shù)據(jù)延遲， 1/2 線 SLVDS |
Fout = 5 MSPS，DA0 = 180 MBPS | 0 | 0.1 | |||
| Fout = 10 MSPS，DA0 = 360 MBPS | 0 | 0.1 | ||||
| Fout = 25 MSPS，DA0 = 720 MBPS | 0 | 0.1 | ||||
| tDV | 數(shù)據(jù)有效，2 線 SLVDS | Fout = 10 MSPS，DA/B0,1 = 90 MBPS | 10.5 | 10.7 | ns | |
| Fout = 25 MSPS，DA/B0,1 = 225 MBPS | 4.0 | 4.1 | ||||
| Fout = 65 MSPS，DA/B0,1 = 585 MBPS | 1.3 | 1.4 | ||||
| 數(shù)據(jù)有效，1 線 SLVDS | Fout = 10 MSPS，DA/B0 = 180 MBPS | 4.7 | 4.8 | |||
| Fout = 25 MSPS，DA/B0 = 450 MBPS | 1.8 | 1.9 | ||||
| Fout = 55 MSPS，DA/B0 = 990 MBPS | 0.5 | 0.6 | ||||
| 數(shù)據(jù)有效，1/2 線 SLVDS | Fout = 5 MSPS，DA0 = 180 MBPS | 4.7 | 4.8 | |||
| Fout = 10 MSPS，DA0 = 360 MBPS | 2.4 | 2.5 | ||||
| Fout = 25 MSPS，DA0 = 900 MBPS | 0.6 | 0.7 | ||||
| 串行編程接口（SCLK、SEN、SDIO）- 輸入 | ||||||
| fCLK(SCLK) | 串行時鐘頻率 | 20 | MHz | |||
| tSU(SEN) | SEN 到 SCLK 的上升沿 | 10 | ns | |||
| tH(SEN) | 通過 SCLK 上升沿進(jìn)行 SEN | 9 | ns | |||
| tSU(SDIO) | SDIO 到 SCLK 的上升沿 | 17 | ns | |||
| tH(SDIO) | 通過 SCLK 上升沿進(jìn)行 SDIO | 9 | ns | |||
| 串行編程接口 (SDIO) - 輸出 | ||||||
| t(OZD) | SDIO 三態(tài)到被驅(qū)動 | 3.9 | 10.8 | ns | ||
| t(ODZ) | SDIO 數(shù)據(jù)到三態(tài) | 3.4 | 14 | ns | ||
| t(OD) | 從 SCLK 的下降沿到 SDIO 有效 | 3.9 | 10.8 | ns | ||