ZHCSXW1 February 2025 ADC3683-EP , ADC3683-SEP
PRODUCTION DATA
請參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
| 引腳 | 類型 | 說明 | |
|---|---|---|---|
| 名稱 | 編號 | ||
| 輸入/基準(zhǔn) | |||
| AINP | 12 | I | 正模擬輸入,通道 A |
| AINM | 13 | I | 負(fù)模擬輸入,通道 A |
| BINP | 39 | I | 正模擬輸入,通道 B |
| BINM | 38 | I | 負(fù)模擬輸入,通道 B |
| VCM | 8 | O | 用于模擬輸入的共模電壓輸出,0.95V |
| VREF | 2 | I | 外部電壓基準(zhǔn)輸入,1.6V |
| REFGND | 3 | I | 基準(zhǔn)接地輸入、0V |
| 時鐘 | |||
| CLKP | 6 | I | ADC 的正差分采樣時鐘輸入 |
| CLKM | 7 | I | ADC 的負(fù)差采樣時鐘輸入 |
| 配置 | |||
| PDN/SYNC | 1 | I | 斷電/同步輸入。該引腳通過 SPI 接口進(jìn)行配置。高電平有效。該引腳具有內(nèi)部 21kΩ 下拉電阻器。 |
| REFBUF/CTRL | 4 | I | 該引腳用于配置上電時的默認(rèn)采樣時鐘類型和電壓基準(zhǔn)源。有一個到 AVDD 的內(nèi)部 100kΩ 上拉電阻器 |
| 復(fù)位 | 9 | I | 硬件復(fù)位。高電平有效。該引腳具有內(nèi)部 21kΩ 下拉電阻器。 |
| SEN | 16 | I | 串行接口使能。低電平有效。該引腳具有內(nèi)部 21kΩ 下拉電阻器至 AVDD。 |
| SCLK | 35 | I | 串行接口時鐘輸入。該引腳具有內(nèi)部 21kΩ 下拉電阻器。 |
| SDIO | 10 | I/O | 串行接口數(shù)據(jù)輸入和輸出。該引腳具有內(nèi)部 21kΩ 下拉電阻器。 |
| NC | 27 | - | 不連接 |
| 數(shù)字接口 | |||
| DA0P | 20 | O | 線路 0 通道 A 的正差分串行 LVDS 輸出 |
| DA0M | 19 | O | 線路 0 通道 A 的負(fù)差分串行 LVDS 輸出 |
| DA1P | 18 | O | 線路 1 通道 A 的正差分串行 LVDS 輸出 |
| DA1M | 17 | O | 線路 1 通道 A 的負(fù)差分串行 LVDS 輸出 |
| DB0P | 31 | O | 線路 0 通道 B 的正差分串行 LVDS 輸出 |
| DB0M | 32 | O | 線路 0 通道 B 的負(fù)差分串行 LVDS 輸出 |
| DB1P | 33 | O | 線路 1 通道 B 的正差分串行 LVDS 輸出 |
| DB1M | 34 | O | 線路 1 通道 B 的負(fù)差分串行 LVDS 輸出 |
| DCLKP | 23 | O | 正差分串行 LVDS 位時鐘輸出。 |
| DCLKM | 22 | O | 負(fù)差分串行 LVDS 位時鐘輸出。 |
| FCLKP | 28 | O | 正差分串行 LVDS 幀時鐘輸出。 |
| FCLKM | 29 | O | 負(fù)差分串行 LVDS 幀時鐘輸出。 |
| DCLKINP | 25 | I | 正差分串行 LVDS 位時鐘輸入。內(nèi)部 100Ω 差分端接。 |
| DCLKINM | 24 | I | 負(fù)差分串行 LVDS 位時鐘輸入。內(nèi)部 100Ω 差分端接。 |
| 電源 | |||
| AVDD | 5、15、36 | I | 模擬 1.8V 電源 |
| GND | 11、14、37、40、 | I | 接地、0V、PowerPAD? |
| IOVDD | 21、30 | I | 用于數(shù)字接口的 1.8V 電源 |
| IOGND | 26 | I | 地,0V,用于數(shù)字接口 |