ZHCSTG5A October 2023 – February 2025 ADC12QJ1600-SEP
PRODUCTION DATA
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ADC12QJ1600-SEP 是一款四通道、12 位、1.6GSPS 模數(shù)轉(zhuǎn)換器 (ADC)。該器件在優(yōu)化后可在保持高采樣率和高性能的同時(shí)實(shí)現(xiàn)低功耗。由于具有低功耗、高采樣率和 12 位分辨率等特性，該器件非常適用于光檢測(cè)和測(cè)距（激光雷達(dá)）系統(tǒng)。高通道密度和寬輸入帶寬也使得此器件成為多通道示波器、數(shù)字轉(zhuǎn)換器和小型電子戰(zhàn)系統(tǒng)的理想之選。
該器件的緩沖輸入具有 6GHz 的全功率輸入帶寬 (-3dB)。該器件能對(duì) L 頻帶 (1-2GHz) 和 S 頻帶 (2-4GHz) 進(jìn)行直接射頻采樣，適用于頻率高達(dá) 4GHz 的電子戰(zhàn)系統(tǒng)和衛(wèi)星通信設(shè)備。
其中包含很多時(shí)鐘功能，可放寬系統(tǒng)時(shí)序要求并簡(jiǎn)化系統(tǒng)架構(gòu)。該器件具有帶集成壓控振蕩器 (VCO) 的內(nèi)部鎖相環(huán) (PLL)，可通過(guò)低頻基準(zhǔn)生成采樣時(shí)鐘，無(wú)需使用外部高頻時(shí)鐘發(fā)生器。低頻 PLL 基準(zhǔn)還放寬了 SYSREF 時(shí)序基準(zhǔn)的時(shí)序，可實(shí)現(xiàn)確定性延遲和多器件同步?？梢岳@過(guò)內(nèi)部 PLL，直接向器件發(fā)送高頻采樣時(shí)鐘，以實(shí)現(xiàn)最高性能。SYSREF 窗口化功能通過(guò)直接測(cè)量和調(diào)整器件內(nèi)部的 SYSREF 延遲，而無(wú)需滿(mǎn)足外部時(shí)序要求，從而放寬了 SYSREF 的設(shè)置和保持要求。PLL 基準(zhǔn)時(shí)鐘可作為器件輸出，為數(shù)字邏輯 FPGA 或 ASIC 或相鄰器件計(jì)時(shí)，進(jìn)而省去了外部時(shí)鐘緩沖器和分配器件。另外兩個(gè) CMOS 輸出可以發(fā)送 PLL 基準(zhǔn)時(shí)鐘的副本或分頻后的副本，為系統(tǒng)中的其他器件提供時(shí)鐘。第四個(gè)時(shí)鐘輸出可以為 FPGA 或 ASIC 中的收發(fā)器塊輸出串行器/解串器基準(zhǔn)時(shí)鐘，以提供完整的系統(tǒng)時(shí)鐘解決方案。時(shí)間戳輸入可用于通過(guò)使用外部觸發(fā)器來(lái)標(biāo)記特定樣本。時(shí)間戳通過(guò) JESD204C 接口輸出，可標(biāo)記 FPGA 或 ASIC 中的樣本。可選擇將時(shí)間戳信號(hào)（而不是串行器/解串器基準(zhǔn)時(shí)鐘）作為器件輸出，以將重定時(shí)觸發(fā)器復(fù)制到其他器件（例如激光二極管的脈沖驅(qū)動(dòng)器）。
JESD204C 串行化接口通過(guò)增加每個(gè)通道的串行器/解串器比特率來(lái)減少印刷電路板 (PCB) 布線(xiàn)量，從而減少所需的通道數(shù)并減小系統(tǒng)尺寸。JESD204C 接口模式支持 2 至 8 個(gè)通道和高達(dá) 17.16Gbps 的串行器/解串器波特率，使每個(gè)應(yīng)用都能夠選擇最佳配置。8B 和 10B 以及 64B 和 66B 數(shù)據(jù)編碼選項(xiàng)均可用。8B 和10B 編碼模式向后兼容 JESD204B 接收器，而 64B 和 66B 編碼模式則通過(guò)減少鏈路開(kāi)銷(xiāo)來(lái)提高效率。