ZHCSTG5A October 2023 – February 2025 ADC12QJ1600-SEP
PRODUCTION DATA
請參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
配有集成 VCO 的內(nèi)部 PLL 稱為轉(zhuǎn)換器 PLL (C-PLL),可用于從低頻基準信號生成高速采樣時鐘,以簡化系統(tǒng)時鐘架構(gòu),并避免高速時鐘在電路板周圍布線。圖 6-4展示了 C-PLL 架構(gòu)。通過將 PLL_EN 引腳設(shè)置為高電平來啟用 PLL。
圖 6-4 轉(zhuǎn)換器 PLL (C-PLL) 架構(gòu)如果將 PLLREF_SE 引腳設(shè)置為低電平,則 PLL 從 CLK± 引腳獲取低頻基準時鐘;如果將 PLLREF_SE 引腳設(shè)置為高電平,則 PLL 從 SE_CLK 引腳獲取低頻基準時鐘?;鶞蕰r鐘直接應(yīng)用于相位頻率檢測器 (PFD)。PFD 將基準時鐘相位與從 VCO 分頻的時鐘相位進行比較。因此, VCO 頻率 (fVCO) 除以路徑中的所有分頻器 (V、P、N ) 必須等于基準時鐘頻率 (fREF)。然后,采樣頻率 (fS) 等于基準頻率乘以 N 分頻器之積或 VCO 頻率除以 V 和 P 分頻器之商。方程式 2 和 方程式 3 指定了控制 PLL 運行的公式。
其中
其中
方程式 4 可用于計算 V 和 P 分頻器的乘積 (V×P)。只需選擇 V 和 P,使它們的乘積等于所計算出的乘積。方程式 5 可用于根據(jù)所需的采樣率和基準頻率計算 N 分頻器。
器件中的 VCO 調(diào)諧范圍有限,這限制了 PLL 可生成的 ADC 采樣率。表 6-3 中提供了可用的 VCO 分頻值(P 和 V 的乘積)和生成的采樣率。當啟用 PLL 時,器件只有 表 6-3 中的采樣率可用。如果 PLL 不支持所需的采樣率,則必須禁用 PLL,并向 CLK± 引腳提供所需的采樣時鐘。
| VCO 分頻值 (P×V) | 最小 ADC 內(nèi)核采樣率 | 最大 ADC 內(nèi)核采樣率 |
|---|---|---|
| 5 | 1440 MSPS | 1600 MSPS |
| 6 | 1200 MSPS | 1367 MSPS |
| 8 | 900 MSPS | 1025 MSPS |
| 10 | 720 MSPS | 820 MSPS |
| 12 | 600 MSPS | 683 MSPS |
| 16 | 500 MSPS | 513 MSPS |
在更改任何 C-PLL 設(shè)置之前,將寄存器 CPLL_RESET 設(shè)置為 1(地址= 0x5C CPLL_RESET),C-PLL 應(yīng)保持在復位狀態(tài)。C-PLL 分頻器可以使用寄存器 PLL_P_DIV(地址= 0x3D PLL_P_DIV)、PLL_V_DIV(地址= 0x03D PLL_V_DIV)和 PLL_N_DIV(地址= 0x3E PLL_N_DIV)進行編程。對分頻器進行編程后,應(yīng)首先將寄存器 VCO_CAL_EN 設(shè)置為 1(地址= 0x5D VCO_CAL_EN)來運行 VCO 校準。將寄存器 CPLL_RESET(地址= 0x5C CPLL_RESET)設(shè)置為 0 使 C-PLL 退出復位時,將運行 VCO 校準。當寄存器 VCO_CAL_DONE(地址= 0x5E VCO_CAL_DONE)返回 1 且寄存器 CPLL_LOCKED(地址= 0x208 CPLL_LOCKED)為 1 時,校準完成且 C-PLL 被鎖定。
C-PLL 包括 VA11Q 和 VCLK11 的噪聲抑制選項,可減少采樣抖動和基準時鐘輸入雜散,但代價是每個選項的電流大概為 20mA。控制位位于 CLK_CTRL2 寄存器(地址= 0x2B CLK_CTRL2)中。