ZHCSTG5A October 2023 – February 2025 ADC12QJ1600-SEP
PRODUCTION DATA
- 1
- 1 特性
- 2 應(yīng)用
- 3 說明
- 4 引腳配置和功能
- 5 規(guī)格
-
6 詳細說明
- 6.1 概述
- 6.2 功能方框圖
- 6.3 特性說明
- 6.4 器件功能模式
- 6.5 編程
- 7 應(yīng)用和實施
- 8 器件和文檔支持
- 9 修訂歷史記錄
- 10機械、封裝和可訂購信息
封裝選項
請參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
機械數(shù)據(jù) (封裝 | 引腳)
- ALR|144
散熱焊盤機械數(shù)據(jù) (封裝 | 引腳)
訂購信息
6.3.4 時鐘
器件時鐘子系統(tǒng)的輸入包括兩個時鐘輸入（CLK± 和 SE_CLK）和一個同步信號 (SYSREF±)。通過將 PLL_EN 引腳設(shè)置為高電平，可以選擇使用內(nèi)部鎖相環(huán) (PLL) 和壓控振蕩器 (VCO) 從低頻基準生成 ADC 采樣時鐘。采樣時鐘 PLL 被稱為轉(zhuǎn)換器 PLL (C-PLL)。C-PLL 基準可提供給 CLK± 差分輸入或 SE_CLK 單端輸入。通過將 PLLREF_SE 引腳設(shè)置為高電平來選擇單端 C-PLL 基準輸入。為了獲得最佳性能，當 PLL_EN 和 PLLREF_SE 保持為低電平時，可以繞過內(nèi)部 C-PLL，并直接向 CLK± 輸入提供采樣時鐘。請注意，如果 C-PLL 被禁用，則不能使用 SE_CLK。當啟用 PLL 時，可以通過 PLLREFO±LVDS 輸出將 C-PLL 基準時鐘發(fā)送至 FPGA 或 ASIC 或相鄰器件。通過 CLKCFG[1:0] 引腳或通過 SPI 啟用后，可以在 ORC 和 ORD 中輸出 PLLREFO 的兩個額外副本或分頻副本。如果 CMOS 控制引腳（PLL_EN、CLKCFG0 和 CLKCFG1）設(shè)置適當且 PD 保持為低電平，則 PLLREFO 以及 ORC 和 ORD 時鐘輸出在器件上電時可用。將 PD 切換為高電平以給器件斷電時，也會給時鐘輸出斷電。
此外，串行器/解串器塊包含一個稱為 S-PLL 的 PLL，該 PLL 從 ADC 采樣時鐘生成串行器/解串器輸出時鐘。S-PLL 生成的時鐘可進行分頻，并從 TRIGOUT±LVDS 輸出端輸出，然后發(fā)送到 FPGA 或 ASIC 給串行器/解串器接收器計時。由所選的時鐘輸入（CLK±或 SE_CLK）捕獲 SYSREF 信號。SYSREF 窗口化塊用于測量和優(yōu)化 SYSREF 信號相對于所選時鐘輸入的設(shè)置和保持時序。SYSREF 窗口化放寬了外部信號的時序要求。圖 6-3 展示了時鐘子系統(tǒng)。
圖 6-3 時鐘子系統(tǒng)PLL 啟用時將 C-PLL 生成的時鐘或 PLL 禁用時將提供給 CLK± 的時鐘用作 ADC 內(nèi)核的采樣時鐘，并且給數(shù)字處理和串行器 S-PLL 計時。無論啟用還是禁用 PLL，均使用低噪聲（低抖動）時鐘輸入，以保持 ADC 內(nèi)的高信噪比 (SNR)。