ZHCSWZ2A June 2024 – May 2025 LMX1860-SEP
PRODUCTION DATA
請(qǐng)參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
對(duì)于發(fā)生器模式下 SYSREF 輸出的頻率，必須使用 SYSREF_DIV_PRE 分頻器來(lái)確保 SYSREF_DIV 分頻器的輸入不超過(guò) 3.2GHz。
| fCLKIN | SYSREF_DIV_PRE | 總 SYSREF 分頻范圍 |
|---|---|---|
| 3.2GHz 或更低 | ÷1、2 或 4 | ÷2、3、4、...16380 |
| 3.2GHz < fCLKIN ≤ 6.4GHz | ÷2 或 4 | ÷4、6、8、… 16380 |
| fCLKIN > 6.4GHz | ÷4 | ÷8、12、16、… 16380 |
對(duì)于延遲，輸入時(shí)鐘頻率除以 SYSREF_DLY_DIV 以生成 fINTERPOLATOR。其范圍受限，如表 6-11 所示。另請(qǐng)注意，當(dāng) SYSREF_DLY_BYP = 0 或 2（延遲發(fā)生器用于發(fā)生器模式）并且 SYSREF_MODE = 0 或 1（發(fā)生器模式）時(shí)，SYSREF 輸出頻率必須是相位內(nèi)插器頻率的倍數(shù)。
fINTERPOLATOR % fSYSREF = 0.
| fCLKIN | SYSREF_DLY_DIV | SYSREFx_DLY_SCALE | fINTERPOLATOR |
|---|---|---|---|
| 6.4GHz < fCLKIN ≤ 12.8GHz | 16 | 0 | 0.4GHz 至 0.8GHz |
| 3.2GHz < fCLKIN ≤ 6.4GHz | 8 | 0 | 0.4GHz 至 0.8GHz |
| 1.6GHz < fCLKIN ≤ 3.2GHz | 4 | 0 | 0.4GHz 至 0.8GHz |
| 0.8GHz < fCLKIN ≤ 1.6GHz | 2 | 0 | 0.4GHz 至 0.8GHz |
| 0.4GHz < fCLKIN ≤ 0.8GHz | 2 | 1 | 0.2GHz 至 0.4GHz |
| 0.3GHz < fCLKIN ≤ 0.4GHz | 2 | 2 | 0.15GHz 至 0.2GHz |
最大延遲等于相位內(nèi)插器周期，并且有 4 × 127 = 508 個(gè)不同的延遲步長(zhǎng)。根據(jù)方程式 2 來(lái)計(jì)算每個(gè)步長(zhǎng)的大小。
根據(jù)方程式 3 來(lái)計(jì)算總延遲。
表 6-12 展示了每個(gè)延遲的步長(zhǎng)數(shù)。
| SYSREFx_DLY_PHASE | STEPNUMBER |
|---|---|
| 3 | 127 - SYSREFx_DLY_I |
| 2 | 254 - SYSREFx_DLY_Q |
| 0 | 381 - SYSREFx_DLY_I |
| 1 | 508 - SYSREFx_DLY_Q |
SYSREF_DLY_BYP 字段選擇 SYSREF 生成輸出中的延遲路徑和/或中繼器模式旁路信號(hào)。當(dāng) SYSREF_MODE 設(shè)置為連續(xù)或脈沖發(fā)生器模式時(shí)，TI 建議將 SYSREF_DLY_BYP 設(shè)置為發(fā)生器模式。如果 SYSREF_MODE 設(shè)置為中繼器模式，TI 建議將 SYSREF_DLY_BYP 設(shè)置為旁路模式。