ZHCSWZ2A June 2024 – May 2025 LMX1860-SEP
PRODUCTION DATA
請(qǐng)參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
該器件有四個(gè)主時(shí)鐘輸出,還有一個(gè) LOGICLK 輸出。主時(shí)鐘輸出的頻率均相同。該頻率可以與輸入時(shí)鐘相同,也可以相對(duì)于輸入時(shí)鐘進(jìn)行分頻或倍頻。每個(gè)時(shí)鐘輸出都具有可編程功率級(jí)別。LOGICLK 輸出頻率是獨(dú)立的,通常低于其他四個(gè)主時(shí)鐘的頻率,并具有可編程輸出格式(CML 和 LVDS)和功率級(jí)別。
SYSREF 可通過重復(fù) SYSREFREQ 引腳的輸入生成,也可在內(nèi)部生成。內(nèi)部 SYSREF 窗口化特性可調(diào)整器件的內(nèi)部時(shí)序,以優(yōu)化 SYSREFREQ 輸入相對(duì)于 CLKIN 輸入的設(shè)置時(shí)間和保持時(shí)間。該特性假設(shè) SYSREF 邊沿與下一個(gè)上升時(shí)鐘沿之間的延遲一致。五個(gè)輸出中的每一個(gè)都具有相應(yīng)的 SYSREF 輸出,該輸出具有獨(dú)立的延遲和可編程共模。對(duì)于 LOGISYSREF 輸出,輸出格式可編程為 CML 或 LVDS。