ZHCSY43 April 2025 ADC3664-EP , ADC3664-SEP
PRODUCTION DATA
請(qǐng)參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
| 參數(shù) | 測(cè)試條件 | 最小值 | 標(biāo)稱值 | 最大值 | 單位 | |
|---|---|---|---|---|---|---|
| ADC 時(shí)序規(guī)格 | ||||||
| tAD | 孔徑延遲 | 0.85 | ns | |||
| tA | 孔徑抖動(dòng) | 具有快速邊緣的方波時(shí)鐘 | 250 | fs | ||
| tJ | DCLKIN 上的抖動(dòng) | ±50 | ps pk-pk | |||
| +6 dB 過載條件下的恢復(fù)時(shí)間 | 預(yù)期值 1 dB 范圍內(nèi)的 SNR | 1 | 時(shí)鐘周期 | |||
| tACQ | 信號(hào)采集周期 | 以采樣時(shí)鐘下降沿為基準(zhǔn) | -TS/4 | 采樣時(shí)鐘周期 | ||
| tCONV | 信號(hào)轉(zhuǎn)換周期 | 6 | ns | |||
| 喚醒時(shí)間 | 斷電后的數(shù)據(jù)有效時(shí)間。內(nèi)部基準(zhǔn)。 | 已啟用帶隙基準(zhǔn)，單端時(shí)鐘 | 13 | us | ||
| 已啟用帶隙基準(zhǔn)，差分時(shí)鐘 | 15 | |||||
| 已禁用帶隙基準(zhǔn)，單端時(shí)鐘 | 2.4 | ms | ||||
| 已禁用帶隙基準(zhǔn)，差分時(shí)鐘 | 2.3 | |||||
| 斷電后的數(shù)據(jù)有效時(shí)間。 外部 1.6V 基準(zhǔn)。 |
已啟用帶隙基準(zhǔn)，單端時(shí)鐘 | 13 | us | |||
| 已啟用帶隙基準(zhǔn)，差分時(shí)鐘 | 14 | |||||
| 已禁用帶隙基準(zhǔn)，單端時(shí)鐘 | 2.0 | ms | ||||
| 已禁用帶隙基準(zhǔn)，差分時(shí)鐘 | 2.2 | |||||
| tS，SYNC | SYNC 輸入信號(hào)的設(shè)置時(shí)間 | 以采樣時(shí)鐘上升沿為基準(zhǔn) | 500 | ps | ||
| tH，SYNC | SYNC 輸入信號(hào)的保持時(shí)間 | 600 | ||||
| ADC 延遲 | 信號(hào)輸入到數(shù)據(jù)輸出 | 1/2 線 SLVDS | 1 | 時(shí)鐘周期 | ||
| 1 線 SLVDS | 1 | |||||
| 2 線 SLVDS | 2 | |||||
| 添加。延遲 | 2 倍實(shí)時(shí)抽取率 | 21 | 輸出時(shí)鐘周期 | |||
| 2 倍復(fù)雜抽取率 | 22 | |||||
| 4 倍、8 倍、16 倍、32 倍實(shí)時(shí)或復(fù)雜抽取率 | 23 | |||||
| 接口時(shí)序：串行 LVDS 接口 | ||||||
| tPD | 傳播延遲：采樣時(shí)鐘下降沿到 DCLK 上升沿 | 采樣時(shí)鐘下降沿到 DCLKIN 上升沿的延遲小于 2.5ns。 TDCLK = DCLK 周期 tCDCLK = 采樣時(shí)鐘下降沿到 DCLKIN 下降沿 |
2 + TDCLK + tCDCLK |
3 + TDCLK + tCDCLK |
4 + TDCLK + tCDCLK |
ns |
| 采樣時(shí)鐘下降沿到 DCLKIN 上升沿的延遲大于或等于 2.5ns。 TDCLK = DCLK 周期 tCDCLK = 采樣時(shí)鐘下降沿到 DCLKIN 下降沿 |
2 + tCDCLK |
3 + tCDCLK |
4 + tCDCLK |
|||
| tCD | DCLK 上升沿到輸出數(shù)據(jù)延遲， 2 線 SLVDS，14 位 |
Fout = 65 MSPS，DA/B0,1 = 455 MBPS | 0 | 0.1 | ns | |
| Fout = 80 MSPS，DA/B0,1 = 560 MBPS | 0 | 0.1 | ||||
| Fout = 125 MSPS，DA/B0,1 = 875 MBPS | -0.2 | 0.1 | ||||
| DCLK 上升沿到輸出數(shù)據(jù)延遲， 1 線 SLVDS，14 位 |
Fout = 65 MSPS，DA/B0 = 910 MBPS | 0 | 0.1 | |||
| DCLK 上升沿到輸出數(shù)據(jù)延遲， 1 線 SLVDS，16 位 |
Fout = 10MSPS，DA/B0 = 160MBPS | 0 | 0.1 | |||
| Fout = 25MSPS，DA/B0 = 400MBPS | 0 | 0.1 | ||||
| Fout = 62.5MSPS，DA/B0 = 1000MBPS | -0.6 | 0.1 | ||||
| DCLK 上升沿到輸出數(shù)據(jù)延遲， 1/2 線 SLVDS，16 位 |
Fout = 5MSPS，DA0 = 160MBPS | 0 | 0.1 | |||
| Fout = 10MSPS，DA0 = 320MBPS | 0 | 0.1 | ||||
| Fout = 25MSPS，DA0 = 800MBPS | 0 | 0.1 | ||||
| tDV | 數(shù)據(jù)有效，2 線 SLVDS，14 位 | Fout = 65 MSPS，DA/B0,1 = 455 MBPS | 1.8 | 1.9 | ns | |
| Fout = 80 MSPS，DA/B0,1 = 560 MBPS | 1.4 | 1.5 | ||||
| Fout = 125 MSPS，DA/B0,1 = 875 MBPS | 0.6 | 0.8 | ||||
| 數(shù)據(jù)有效，1 線 SLVDS，14 位 | Fout = 65 MSPS，DA/B0 = 910 MBPS | 0.6 | 0.8 | |||
| 數(shù)據(jù)有效，1 線 SLVDS，16 位 | Fout = 10MSPS，DA/B0 = 160MBPS | 5.7 | 5.8 | |||
| Fout = 25MSPS，DA/B0 = 400MBPS | 2.0 | 2.1 | ||||
| Fout = 62.5MSPS，DA/B0 = 1000MBPS | 0.5 | 0.6 | ||||
| 數(shù)據(jù)有效，1/2 線 SLVDS，16 位 | Fout = 5MSPS，DA0 = 160MBPS | 5.7 | 5.8 | |||
| Fout = 10MSPS，DA0 = 320MBPS | 2.7 | 2.8 | ||||
| Fout = 25MSPS，DA0 = 800MBPS | 0.8 | 0.9 | ||||
| 串行編程接口（SCLK、SEN、SDIO）- 輸入 | ||||||
| fCLK,SCLK | 串行時(shí)鐘頻率 | 20 | MHz | |||
| tS,SEN | SEN 下降沿到 SCLK 上升沿 | 10 | ns | |||
| tH,SEN | SCLK 上升沿到 SEN 上升沿 | 9 | ||||
| tS,SDIO | 從 SCLK 上升沿的 SDIO 設(shè)置時(shí)間 | 17 | ||||
| tH,SDIO | 從 SCLK 上升沿的 SDIO 保留時(shí)間 | 9 | ||||
| 串行編程接口 (SDIO) - 輸出 | ||||||
| tOZD | 在讀取操作期間從第 16 個(gè) SCLK 周期的下降沿到 SDIO 從三態(tài)轉(zhuǎn)換至數(shù)據(jù)生效的延遲時(shí)間 | 3.9 | 10.8 | ns | ||
| tODZ | 從 SEN 上升沿到 SDIO 從數(shù)據(jù)生效轉(zhuǎn)換至三態(tài)的延遲時(shí)間 | 3.4 | 14 | |||
| tOD | 在讀取操作期間從第 16 個(gè) SCLK 周期的下降沿到 SDIO 生效的延遲時(shí)間 | 3.9 | 10.8 | |||