ZHCSQC0C June 2022 – April 2025 ADC12DJ5200-SP
PRODUCTION DATA
- 1
- 1 特性
- 2 應用
- 3 說明
- 4 引腳配置和功能
- 5 規(guī)格
-
6 詳細說明
- 6.1 概述
- 6.2 功能方框圖
- 6.3
特性說明
- 6.3.1 器件比較
- 6.3.2 模擬輸入
- 6.3.3 ADC 內(nèi)核
- 6.3.4 溫度監(jiān)測二極管
- 6.3.5 時間戳
- 6.3.6 時鐘
- 6.3.7 可編程 FIR 濾波器 (PFIR)
- 6.3.8 數(shù)字下變頻器 (DDC)
- 6.3.9 JESD204C 接口
- 6.3.10 報警監(jiān)控
- 6.4 器件功能模式
- 6.5 編程
- 6.6 SPI 寄存器映射
- 7 應用信息免責聲明
- 8 器件和文檔支持
- 9 修訂歷史記錄
- 10機械、封裝和可訂購信息
封裝選項
機械數(shù)據(jù) (封裝 | 引腳)
- ALR|144
散熱焊盤機械數(shù)據(jù) (封裝 | 引腳)
訂購信息
6.3.6 時鐘
器件的時鐘子系統(tǒng)具有兩種輸入信號：器件時鐘（CLK+、CLK–）和 SYSREF（SYSREF+、SYSREF–）。時鐘子系統(tǒng)內(nèi)有無噪聲孔徑延遲調(diào)節(jié)（tAD 調(diào)節(jié)）、時鐘占空比校正器和 SYSREF 采集塊。圖 6-118 介紹了時鐘子系統(tǒng)。
圖 6-2 時鐘子系統(tǒng)器件時鐘用作 ADC 內(nèi)核的采樣時鐘，以及數(shù)字處理和串行器輸出的時鐘。使用低噪聲（低抖動）器件時鐘，以保持 ADC 內(nèi)的高信噪比 (SNR)。在雙通道模式下，在器件時鐘的上升沿對每個輸入的模擬輸入信號進行采樣。在單通道模式下，器件時鐘的上升沿和下降沿都用于捕獲模擬信號，以降低 ADC 所需的最大時鐘速率。無噪聲孔徑延遲調(diào)整（tAD 調(diào)整）使用戶能夠以精細的步長移動 ADC 的采樣實例，從而同步多個 ADC12DJ5200-SP 或?qū)ο到y(tǒng)延遲進行微調(diào)。器件中實現(xiàn)了占空比校正功能，可在保持高性能的同時降低對外部器件時鐘的要求。表 6-4 總結(jié)了雙通道模式和單通道模式下的器件時鐘接口。
| 工作模式 | 采樣率與 fCLK 的關(guān)系 | 采樣時刻 |
|---|---|---|
| 雙通道模式 | 1 × fCLK | 上升沿 |
| 單通道模式 | 2 × fCLK | 上升沿和下降沿 |
SYSREF 是一種系統(tǒng)時序基準，用于確定性延遲的 JESD204C 子類 1 實現(xiàn)。SYSREF 用于實現(xiàn)確定性延遲和多器件同步。為了實現(xiàn)可重復延遲和同步，必須用正確的器件時鐘邊沿捕獲 SYSREF。ADC12DJ5200-SP 具有 SYSREF 窗口化和自動 SYSREF 校正功能，可降低對外部時鐘電路的要求并簡化同步過程。SYSREF 可以作為單個脈沖或周期時鐘實現(xiàn)。在周期性實現(xiàn)中，SYSREF 必須等于 8B/10B 編碼模式下的本地多幀時鐘頻率，或其整數(shù)分頻，或 64B/66B 編碼模式下的本地擴展多塊時鐘頻率。方程式 2 用于計算 8B/10B 編碼模式下的有效 SYSREF 頻率和 64B/66B 編碼模式下的 方程式 3。
其中