ZHCSQC0C June 2022 – April 2025 ADC12DJ5200-SP
PRODUCTION DATA
JESD204C 物理層由電流模式邏輯 (CML) 輸出驅(qū)動器和接收器組成。接收器由時鐘檢測和恢復(fù) (CDR) 單元組成,可從串行化數(shù)據(jù)流中提取數(shù)據(jù)時鐘,其中可包含連續(xù)時間線性均衡器 (CTLE) 和/或分立式反饋均衡器 (DFE),以便校正物理傳輸通道的低通響應(yīng)。同樣,發(fā)送器可以包含預(yù)均衡功能,以解決通道上與頻率相關(guān)的損耗。串行器/解串器鏈路的總覆蓋范圍取決于數(shù)據(jù)速率、電路板材料、連接器、均衡、噪聲和抖動以及所需的誤碼性能。不必對串行器/解串器通道進行長度匹配,因為接收器會在初始通道對齊序列期間對齊這些通道。