ZHCSF55F June 2016 – November 2024 UCC21520
PRODUCTION DATA
請(qǐng)參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
圖 5-1 DW 封裝16 引腳 SOIC頂視圖| 引腳 | 類(lèi)型(1) | 說(shuō)明 | |
|---|---|---|---|
| 名稱(chēng) | 編號(hào) | ||
| DISABLE | 5 | I | 設(shè)置為高電平時(shí)可同時(shí)禁用兩個(gè)驅(qū)動(dòng)器輸出,而設(shè)置為低電平或保持開(kāi)路時(shí)可啟用輸出。該引腳在保持開(kāi)路時(shí)在內(nèi)部被拉至低電平。為了實(shí)現(xiàn)更好的抗噪性能,如果不使用該引腳,則建議將其接地。連接到遠(yuǎn)距離微控制器時(shí),可靠近 DIS 引腳放置約 1nF 的低 ESR/ESL 電容器進(jìn)行旁路。 |
| DT | 6 | I | 可編程的死區(qū)時(shí)間功能。 將 DT 連接到 VCCI 允許輸出重疊。在 DT 和 GND 之間放置一個(gè) 2kΩ 至 500kΩ 的電阻器 (RDT) 可根據(jù)以下公式調(diào)整死區(qū)時(shí)間:DT (ns) = 10 × RDT (kΩ)。建議在 DT 引腳附近將一個(gè) ≤1nF 的陶瓷電容器與 RDT 并聯(lián),以實(shí)現(xiàn)更好的抗噪性能。不建議將 DT 引腳懸空。 |
| GND | 4 | P | 初級(jí)側(cè)地基準(zhǔn)。初級(jí)側(cè)的所有信號(hào)都以該地為基準(zhǔn)。 |
| INA | 1 | I | A 通道的輸入信號(hào)。INA 輸入具有兼容 TTL/CMOS 的輸入閾值。該引腳在保持開(kāi)路時(shí)在內(nèi)部被拉至低電平。為了實(shí)現(xiàn)更好的抗噪性能,如果不使用該引腳,則建議將其接地。 |
| INB | 2 | I | B 通道的輸入信號(hào)。INB 輸入具有兼容 TTL/CMOS 的輸入閾值。該引腳在保持開(kāi)路時(shí)在內(nèi)部被拉至低電平。為了實(shí)現(xiàn)更好的抗噪性能,如果不使用該引腳,則建議將其接地。 |
| NC | 7 | – | 無(wú)內(nèi)部連接。 |
| NC | 12 | – | 無(wú)內(nèi)部連接。 |
| NC | 13 | – | 無(wú)內(nèi)部連接。 |
| OUTA | 15 | O | 驅(qū)動(dòng)器 A 的輸出。連接到 A 通道 FET 或 IGBT 的柵極。 |
| OUTB | 10 | O | 驅(qū)動(dòng)器 B 的輸出。連接到 B 通道 FET 或 IGBT 的柵極。 |
| VCCI | 3 | P | 初級(jí)側(cè)電源電壓。使用盡可能靠近器件的低 ESR/ESL 電容器在本地進(jìn)行去耦(連接至 GND)。 |
| VCCI | 8 | P | 初級(jí)側(cè)電源電壓。此引腳在內(nèi)部短接至引腳 3。 |
| VDDA | 16 | P | 驅(qū)動(dòng)器 A 的次級(jí)側(cè)電源。使用盡可能靠近器件的低 ESR/ESL 電容器在本地進(jìn)行去耦(連接至 VSSA)。 |
| VDDB | 11 | P | 驅(qū)動(dòng)器 B 的次級(jí)側(cè)電源。使用盡可能靠近器件的低 ESR/ESL 電容器在本地進(jìn)行去耦(連接至 VSSB)。 |
| VSSA | 14 | P | 次級(jí)側(cè)驅(qū)動(dòng)器 A 接地。次級(jí)側(cè) A 通道的接地參考。 |
| VSSB | 9 | P | 次級(jí)側(cè)驅(qū)動(dòng)器 B 接地。次級(jí)側(cè) B 通道的接地參考。 |