ZHCSRR6E November 2023 – August 2025 LMKDB1102 , LMKDB1104 , LMKDB1108 , LMKDB1120
PRODUCTION DATA
在建議的斷電序列下,當(dāng)輸入時鐘有效時,PWRDN# 置為有效。確保在輸入時鐘周期的連續(xù)兩個上升沿將 PWRDN# 引腳保持在低電平。因此,所有時鐘輸出在沒有干擾的情況下靜音到低電平/低電平(OUTx_P = 低電平、OUTx_N =低電平)。按照任何其他序列都會使器件進(jìn)入未定義模式,并可能導(dǎo)致干擾或無效輸出。例如,如果在輸入時鐘被移除后 PWRGD/PWRDN# 被拉至低電平,器件會進(jìn)入干擾狀態(tài),此時輸出一直處于低電平(但前提是在 CLKIN 信號重新導(dǎo)通之前,PWRGD/PWRDN# 引腳沒有從低電平恢復(fù)到高電平)。如果 PWRGD/PWRDN# 在 CLKIN 信號返回之前被拉回高電平,則不會出現(xiàn)問題。