5 引腳配置和功能

圖 5-1 LMKDB1120 和 LMKDB1120FS 6mm × 6mm NPP 封裝80 引腳 TLGA頂視圖

圖例
時鐘輸入	時鐘輸出	POWER
GND	邏輯控制/狀態(tài)	無連接

表 5-1 LMKDB1120 和 LMKDB1120FS 引腳功能

引腳		類型⁽¹⁾	說明
名稱⁽²⁾⁽³⁾	編號	類型⁽¹⁾	說明
時鐘輸入
CLKIN_P	G1	I	差分時鐘輸入。
CLKIN_N	H1	I	差分時鐘輸入。
時鐘輸出
CLK0_P	J1	O	LP-HCSL 差分時鐘輸出 0。如果未使用，則不連接。
CLK0_N	K1	O	LP-HCSL 差分時鐘輸出 0。如果未使用，則不連接。
CLK1_P	L1	O	LP-HCSL 差分時鐘輸出 1。如果未使用，則不連接。
CLK1_N	M1	O	LP-HCSL 差分時鐘輸出 1。如果未使用，則不連接。
CLK2_P	M2	O	LP-HCSL 差分時鐘輸出 2。如果未使用，則不連接。
CLK2_N	M3	O	LP-HCSL 差分時鐘輸出 2。如果未使用，則不連接。
CLK3_P	M4	O	LP-HCSL 差分時鐘輸出 3。如果未使用，則不連接。
CLK3_N	M5	O	LP-HCSL 差分時鐘輸出 3。如果未使用，則不連接。
CLK4_P	M7	O	LP-HCSL 差分時鐘輸出 4。如果未使用，則不連接。
CLK4_N	M8	O	LP-HCSL 差分時鐘輸出 4。如果未使用，則不連接。
CLK5_P	M9	O	LP-HCSL 差分時鐘輸出 5。如果未使用，則不連接。
CLK5_N	M10	O	LP-HCSL 差分時鐘輸出 5。如果未使用，則不連接。
CLK6_P	M11	O	LP-HCSL 差分時鐘輸出 6。如果未使用，則不連接。
CLK6_N	M12	O	LP-HCSL 差分時鐘輸出 6。如果未使用，則不連接。
CLK7_P	L12	O	LP-HCSL 差分時鐘輸出 7。如果未使用，則不連接。
CLK7_N	K12	O	LP-HCSL 差分時鐘輸出 7。如果未使用，則不連接。
CLK8_P	J12	O	LP-HCSL 差分時鐘輸出 8。如果未使用，則不連接。
CLK8_N	H12	O	LP-HCSL 差分時鐘輸出 8。如果未使用，則不連接。
CLK9_P	G12	O	LP-HCSL 差分時鐘輸出 9。如果未使用，則不連接。
CLK9_N	F12	O	LP-HCSL 差分時鐘輸出 9。如果未使用，則不連接。
CLK10_P	D12	O	LP-HCSL 差分時鐘輸出 10。如果未使用，則不連接。
CLK10_N	C12	O	LP-HCSL 差分時鐘輸出 10。如果未使用，則不連接。
CLK11_P	B12	O	LP-HCSL 差分時鐘輸出 11。如果未使用，則不連接。
CLK11_N	A12	O	LP-HCSL 差分時鐘輸出 11。如果未使用，則不連接。
CLK12_P	A11	O	LP-HCSL 差分時鐘輸出 12。如果未使用，則不連接。
CLK12_N	A10	O	LP-HCSL 差分時鐘輸出 12。如果未使用，則不連接。
CLK13_P	A9	O	LP-HCSL 差分時鐘輸出 13。如果未使用，則不連接。
CLK13_N	A8	O	LP-HCSL 差分時鐘輸出 13。如果未使用，則不連接。
CLK14_P	A7	O	LP-HCSL 差分時鐘輸出 14。如果未使用，則不連接。
CLK14_N	A6	O	LP-HCSL 差分時鐘輸出 14。如果未使用，則不連接。
CLK15_P	A5	O	LP-HCSL 差分時鐘輸出 15。如果未使用，則不連接。
CLK15_N	A4	O	LP-HCSL 差分時鐘輸出 15。如果未使用，則不連接。
CLK16_P	A3	O	LP-HCSL 差分時鐘輸出 16。如果未使用，則不連接。
CLK16_N	A2	O	LP-HCSL 差分時鐘輸出 16。如果未使用，則不連接。
CLK17_P	A1	O	LP-HCSL 差分時鐘輸出 17。如果未使用，則不連接。
CLK17_N	B1	O	LP-HCSL 差分時鐘輸出 17。如果未使用，則不連接。
CLK18_P	C1	O	LP-HCSL 差分時鐘輸出 18。如果未使用，則不連接。
CLK18_N	D1	O	LP-HCSL 差分時鐘輸出 18。如果未使用，則不連接。
CLK19_P	E1	O	LP-HCSL 差分時鐘輸出 19。如果未使用，則不連接。
CLK19_N	F1	O	LP-HCSL 差分時鐘輸出 19。如果未使用，則不連接。
POWER
VDDA	H2	P	模擬電源。建議進行額外的電源濾波。有關詳細信息，請參閱節(jié) 10.3。
VDDCLK	B2、B6、B11、L2、L11	P	輸出電源
散熱焊盤 (GND)	Pad	G	器件接地，散熱焊盤。
邏輯控制/狀態(tài)
vOE0#/NC	J2	I	控制 CLK0 的低電平有效輸入。內部下拉電阻。該引腳可以不連接，以便與 DB2000QL 引腳排列匹配。 0 = 輸出有效，1 = 輸出無效
vOE1#/NC	K2	I	控制 CLK1 的低電平有效輸入。內部下拉電阻。該引腳可以不連接，以便與 DB2000QL 引腳排列匹配。 0 = 輸出有效，1 = 輸出無效
vOE2#/NC	L3	I	控制 CLK2 的低電平有效輸入。內部下拉電阻。該引腳可以不連接，以便與 DB2000QL 引腳排列匹配。 0 = 輸出有效，1 = 輸出無效
vOE3#/NC	L6	I	控制 CLK3 的低電平有效輸入。內部下拉電阻。該引腳可以不連接，以便與 DB2000QL 引腳排列匹配。 0 = 輸出有效，1 = 輸出無效
vOE4#/NC	L9	I	控制 CLK4 的低電平有效輸入。內部下拉電阻。該引腳可以不連接，以便與 DB2000QL 引腳排列匹配。 0 = 輸出有效，1 = 輸出無效
vOE5#/SBI_IN	L8	I	控制 CLK5 或 SBI 數(shù)據(jù)輸入引腳的低電平有效輸入。SBI_EN 引腳控制該引腳的功能。內部下拉電阻。 OE 模式：0 = 有效輸出，1 = 無效輸出。邊帶模式：SBI 數(shù)據(jù)輸入。
vOE6#/SBI_CLK	L10	I	控制 CLK6 或 SBI 時鐘輸入引腳的低電平有效輸入。SBI_EN 引腳控制該引腳的功能。內部下拉電阻。 OE 模式：0 = 有效輸出，1 = 無效輸出。邊帶模式：SBI 時鐘輸入。
vOE7#	K11	I	控制 CLK7 的低電平有效輸入。內部下拉電阻。 0 = 輸出有效，1 = 輸出無效
vOE8#	H11	I	控制 CLK8 的低電平有效輸入。內部下拉電阻。 0 = 輸出有效，1 = 輸出無效
vOE9#	E12	I	控制 CLK9 的低電平有效輸入。內部下拉電阻。 0 = 輸出有效，1 = 輸出無效
vOE10#/SHFT_LD#	E11	I	控制 CLK10 或 SBI 低電平有效移位寄存器負載引腳的低電平有效輸入。SBI_EN 引腳控制該引腳的功能。內部下拉電阻。 OE 模式：0 = 有效輸出，1 = 無效輸出。邊帶模式：SBI 移位寄存器負載輸入。
vOE11#	C11	I	控制 CLK11 的低電平有效輸入。內部下拉電阻。 0 = 輸出有效，1 = 輸出無效
vOE12#	B10	I	控制 CLK12 的低電平有效輸入。內部下拉電阻。 0 = 輸出有效，1 = 輸出無效
vOE13#/NC	B9	I	控制 CLK13 的低電平有效輸入。內部下拉電阻。該引腳可以不連接，以便與 DB2000QL 引腳排列匹配。 0 = 輸出有效，1 = 輸出無效
OE14#/NC	B7	I	控制 CLK14 的低電平有效輸入。內部下拉電阻。該引腳可以不連接，以便與 DB2000QL 引腳排列匹配。 0 = 輸出有效，1 = 輸出無效
vOE15#/NC	B5	I	控制 CLK15 的低電平有效輸入。內部下拉電阻。該引腳可以不連接，以便與 DB2000QL 引腳排列匹配。 0 = 輸出有效，1 = 輸出無效
vOE16#/NC	B3	I	控制 CLK16 的低電平有效輸入。內部下拉電阻。該引腳可以不連接，以便與 DB2000QL 引腳排列匹配。 0 = 輸出有效，1 = 輸出無效
vOE17#/NC	D2	I	控制 CLK17 的低電平有效輸入。內部下拉電阻。該引腳可以不連接，以便與 DB2000QL 引腳排列匹配。 0 = 輸出有效，1 = 輸出無效
vOE18#/NC	D11	I	控制 CLK18 的低電平有效輸入。內部下拉電阻。該引腳可以不連接，以便與 DB2000QL 引腳排列匹配。 0 = 輸出有效，1 = 輸出無效
vOE19#/NC	J11	I	控制 CLK19 的低電平有效輸入。內部下拉電阻。該引腳可以不連接，以便與 DB2000QL 引腳排列匹配。 0 = 輸出有效，1 = 輸出無效
SBI_OUT/NC	C2	O	SBI 數(shù)據(jù)輸出引腳/無連接。該引腳可以不連接，以便與 DB2000QL 引腳排列匹配。
vPWRGD/PWRDN#	M6	I	電源正常/斷電低電平有效。多功能輸入引腳。內部上拉電阻。在第一次從低電平轉換到高電平時，用作電源正常引腳以啟動器件在隨后的低電平/高電平轉換中，用作斷電低電平有效引腳，控制器件進入或退出斷電模式。低電平 = 斷電模式高電平 = 正常運行模式
vSBI_EN	E2	I	SBI 使能。內部下拉電阻。上電后請勿更改該引腳的狀態(tài)。上電時為低電平 = 禁用 SBI 接口。引腳 L8、L10 和 E11 用作 OE 引腳。上電時為高電平 = 啟用 SBI 接口。引腳 L8、L10 和 E11 用作 SBI 接口引腳。SMBus 和其他 OE 引腳保持正常工作。
^vSADR1_tri	B8	I	SMBus 地址 3 電平輸入引腳。內部上拉和下拉電阻。
^vSADR0_tri	B4	I	SMBus 地址 3 電平輸入引腳。內部上拉和下拉電阻。
LOS#/NC	G11	O	輸入時鐘信號丟失低電平有效/無連接。開漏。需要外部上拉電阻。該引腳可以不連接，以便與 DB2000QL 引腳排列匹配。低電平 = 輸入時鐘無效。高電平 = 輸入時鐘有效。
SMB_DATA	L4	I/O	SMBus 數(shù)據(jù)。需要外部上拉電阻。如果未使用，則不連接。
SMB_CLK	L5	I	SMBus 時鐘。需要外部上拉電阻。如果未使用，則不連接。
NC	F2、F11、G2、L7	NC	無連接。

(1) I = 輸入，O = 輸出，I/O = 輸入或輸出，G = 接地，P = 電源，NC = 無連接

(2) 前綴為“^”的引腳有一個內部上拉電阻器。前綴為“v”的引腳有一個內部下拉電阻器。帶“^v”的引腳具有內部上拉電阻和內部下拉電阻，因此當引腳懸空時會選擇中電平。具有“^/v”的引腳具有基于所選功能的內部上拉或下拉電阻。

(3) “#”符號表示低電平有效。

圖 5-2 LMKDB1108 和 LMKDB1108FS 5mm x 5mm VQFN 封裝40 引腳頂視圖

圖例
時鐘輸入	時鐘輸出	POWER
GND	邏輯控制/狀態(tài)	無連接

表 5-2 LMKDB1108 和 LMKDB1108FS 引腳功能

引腳		類型⁽¹⁾	說明
名稱⁽²⁾⁽³⁾	編號	類型⁽¹⁾	說明
時鐘輸入
CLKIN_P	8	I	差分時鐘輸入。
CLKIN_N	9	I	差分時鐘輸入。
時鐘輸出
CLK0_P	15	O	LP-HCSL 差分時鐘輸出 0。如果未使用，則不連接。
CLK0_N	16	O	LP-HCSL 差分時鐘輸出 0。如果未使用，則不連接。
CLK1_P	17	O	LP-HCSL 差分時鐘輸出 1。如果未使用，則不連接。
CLK1_N	18	O	LP-HCSL 差分時鐘輸出 1。如果未使用，則不連接。
CLK2_P	22	O	LP-HCSL 差分時鐘輸出 2。如果未使用，則不連接。
CLK2_N	23	O	LP-HCSL 差分時鐘輸出 2。如果未使用，則不連接。
CLK3_P	24	O	LP-HCSL 差分時鐘輸出 3。如果未使用，則不連接。
CLK3_N	25	O	LP-HCSL 差分時鐘輸出 3。如果未使用，則不連接。
CLK4_P	28	O	LP-HCSL 差分時鐘輸出 4。如果未使用，則不連接。
CLK4_N	29	O	LP-HCSL 差分時鐘輸出 4。如果未使用，則不連接。
CLK5_P	31	O	LP-HCSL 差分時鐘輸出 5。如果未使用，則不連接。
CLK5_N	32	O	LP-HCSL 差分時鐘輸出 5。如果未使用，則不連接。
CLK6_P	35	O	LP-HCSL 差分時鐘輸出 6。如果未使用，則不連接。
CLK6_N	36	O	LP-HCSL 差分時鐘輸出 6。如果未使用，則不連接。
CLK7_P	38	O	LP-HCSL 差分時鐘輸出 7。如果未使用，則不連接。
CLK7_N	39	O	LP-HCSL 差分時鐘輸出 7。如果未使用，則不連接。
POWER
VDDA	7	P	模擬電源。建議進行額外的電源濾波。有關詳細信息，請參閱節(jié) 10.3。
VDDCLK	10、13、20、26、37、	P	輸出電源
散熱焊盤 (GND)	Pad	G	器件接地，散熱焊盤。
邏輯控制/狀態(tài)
vOE0#/SHFT_LD#	14	I	控制 CLK0 或 SBI 低電平有效移位寄存器負載引腳的低電平有效輸入。SBI_EN 引腳控制該引腳的功能。內部下拉電阻。OE 模式：0 = 有效輸出，1 = 無效輸出。邊帶模式：SBI 鎖存寄存器輸入。
vOE1#/SBI_IN	19	I	控制 CLK1 或 SBI 數(shù)據(jù)輸入引腳的低電平有效輸入。SBI_EN 引腳控制該引腳的功能。內部下拉電阻。OE 模式：0 = 有效輸出，1 = 無效輸出。邊帶模式：SBI 數(shù)據(jù)輸入。
vOE2#	21	I	控制 CLK2 的低電平有效輸入。內部下拉電阻。 0 = 輸出有效，1 = 輸出無效
vOE3#	27	I	控制 CLK3 的低電平有效輸入。內部下拉電阻。 0 = 輸出有效，1 = 輸出無效
vOE4#/SBI_CLK	30	I	控制 CLK4 或 SBI 時鐘輸入引腳的低電平有效輸入。SBI_EN 引腳控制該引腳的功能。內部下拉電阻。OE 模式：0 = 有效輸出，1 = 無效輸出。邊帶模式：SBI 時鐘輸入。
vOE5#	33	I	控制 CLK5 的低電平有效輸入。內部下拉電阻。 0 = 輸出有效，1 = 輸出無效
vOE10#/SBI_OUT	34	I 或 O	控制 CLK6 或 SBI 數(shù)據(jù)輸出引腳的低電平有效輸入。內部下拉電阻。SBI_EN 引腳控制該引腳的功能。 OE 模式：0 = 有效輸出，1 = 無效輸出。 SBI 模式：SBI 移位寄存器數(shù)據(jù)輸出。
vOE7#	40	I	控制 CLK7 的低電平有效輸入。內部下拉電阻。 0 = 輸出有效，1 = 輸出無效
vPWRGD/PWRDN#	12	I	電源正常/斷電低電平有效。多功能輸入引腳。內部下拉電阻。在第一次從低電平轉換到高電平時，用作電源正常引腳以啟動器件在隨后的低電平/高電平轉換中，用作斷電低電平有效引腳，控制器件進入或退出斷電模式。低電平 = 斷電模式高電平 = 正常運行模式
vSBI_EN	11	I	SBI 使能。內部下拉電阻。上電后請勿更改該引腳的狀態(tài)。上電時為低電平 = 禁用 SBI 接口。引腳 20、32、48 和 55 用作 OE 引腳。上電時為高電平 = 啟用 SBI 接口。引腳 20、32、48 和 55 用作 SBI 接口引腳。SMBus 和其他 OE 引腳保持正常工作。
^vSADR1_tri	3	I	SMBus 地址 3 電平輸入引腳。內部上拉和下拉電阻。
^vSADR0_tri	4	I	SMBus 地址 3 電平輸入引腳。內部上拉和下拉電阻。
^SLEWRATE_SEL	2	I	LP-HCSL 差分時鐘輸出壓擺率選擇引腳。內部上拉電阻。低電平 = 慢速壓擺率。高電平 = 快速壓擺率。
LOS#	1	O	輸入時鐘信號丟失低電平有效/無連接。開漏。需要外部上拉電阻。低電平 = 輸入時鐘無效。高電平 = 輸入時鐘有效。
SMB_DATA	5	I/O	SMBus 數(shù)據(jù)。需要外部上拉電阻。如果未使用，則不連接。
SMB_CLK	6	I	SMBus 時鐘。需要外部上拉電阻。如果未使用，則不連接。

(1) I = 輸入，O = 輸出，I/O = 輸入或輸出，G = 接地，P = 電源，NC = 無連接

(2) 前綴為“^”的引腳有一個內部上拉電阻器。前綴為“v”的引腳有一個內部下拉電阻器。帶“^v”的引腳具有內部上拉電阻和內部下拉電阻，因此當引腳懸空時會選擇中電平。

(3) “#”符號表示低電平有效。

圖 5-3 LMKDB1104 和 LMKDB1104FS 4mm x 4mm VQFN 封裝28 引腳頂視圖

圖例
時鐘輸入	時鐘輸出	POWER
GND	邏輯控制/狀態(tài)	無連接

表 5-3 LMKDB1104 和 LMKDB1104FS 引腳功能

引腳		類型⁽¹⁾	說明
名稱⁽²⁾⁽³⁾	編號	類型⁽¹⁾	說明
時鐘輸入
CLKIN_P	6	I	差分時鐘輸入。
CLKIN_N	7	I	差分時鐘輸入。
時鐘輸出
CLK0_P	12	O	LP-HCSL 差分時鐘輸出 0。如果未使用，則不連接。
CLK0_N	13	O	LP-HCSL 差分時鐘輸出 0。如果未使用，則不連接。
CLK1_P	16	O	LP-HCSL 差分時鐘輸出 1。如果未使用，則不連接。
CLK1_N	17	O	LP-HCSL 差分時鐘輸出 1。如果未使用，則不連接。
CLK2_P	19	O	LP-HCSL 差分時鐘輸出 2。如果未使用，則不連接。
CLK2_N	20	O	LP-HCSL 差分時鐘輸出 2。如果未使用，則不連接。
CLK3_P	23	O	LP-HCSL 差分時鐘輸出 3。如果未使用，則不連接。
CLK3_N	24	O	LP-HCSL 差分時鐘輸出 3。如果未使用，則不連接。
POWER
VDDA	5	P	模擬電源。建議進行額外的電源濾波。有關詳細信息，請參閱節(jié) 10.3。
VDDCLK	10、15、18、25	P	輸出電源
散熱焊盤 (GND)	Pad	G	器件接地，散熱焊盤。
邏輯控制/狀態(tài)
vOE0#/SHFT_LD#	11	I	控制 CLK0 或 SBI 低電平有效移位寄存器負載引腳的低電平有效輸入。SBI_EN 引腳控制該引腳的功能。內部下拉電阻。OE 模式：0 = 有效輸出，1 = 無效輸出。邊帶模式：SBI 鎖存寄存器輸入。
vOE1#/SBI_IN	14	I	控制 CLK1 或 SBI 數(shù)據(jù)輸入引腳的低電平有效輸入。SBI_EN 引腳控制該引腳的功能。內部下拉電阻。OE 模式：0 = 有效輸出，1 = 無效輸出。邊帶模式：SBI 數(shù)據(jù)輸入。
vOE2#/SBI_CLK	21	I	控制 CLK2 或 SBI 時鐘輸入引腳的低電平有效輸入。SBI_EN 引腳控制該引腳的功能。內部下拉電阻。OE 模式：0 = 有效輸出，1 = 無效輸出。邊帶模式：SBI 時鐘輸入。
vOE3#/SBI_OUT	22	I 或 O	控制 CLK3 或 SBI 數(shù)據(jù)輸出引腳的低電平有效輸入。內部下拉電阻。SBI_EN 引腳控制該引腳的功能。 OE 模式：0 = 有效輸出，1 = 無效輸出。 SBI 模式：SBI 移位寄存器數(shù)據(jù)輸出。
vPWRGD/PWRDN#	9	I	電源正常/斷電低電平有效。多功能輸入引腳。內部下拉電阻。在第一次從低電平轉換到高電平時，用作電源正常引腳以啟動器件在隨后的低電平/高電平轉換中，用作斷電低電平有效引腳，控制器件進入或退出斷電模式。低電平 = 斷電模式高電平 = 正常運行模式
vSBI_EN	8	I	SBI 使能。內部下拉電阻。上電后請勿更改該引腳的狀態(tài)。上電時為低電平 = 禁用 SBI 接口。引腳 20、32、48 和 55 用作 OE 引腳。上電時為高電平 = 啟用 SBI 接口。引腳 20、32、48 和 55 用作 SBI 接口引腳。SMBus 和其他 OE 引腳保持正常工作。
^vSADR1_tri	1	I	SMBus 地址 3 電平輸入引腳。內部上拉和下拉電阻。
^vSADR0_tri	2	I	SMBus 地址 3 電平輸入引腳。內部上拉和下拉電阻。
^SLEWRATE_SEL	27	I	LP-HCSL 差分時鐘輸出壓擺率選擇引腳。內部上拉電阻。低電平 = 慢速壓擺率。高電平 = 快速壓擺率。
LOS#	28	O	輸入時鐘信號丟失低電平有效/無連接。開漏。需要外部上拉電阻。低電平 = 輸入時鐘無效。高電平 = 輸入時鐘有效。
SMB_DATA	3	I/O	SMBus 數(shù)據(jù)。需要外部上拉電阻。如果未使用，則不連接。
SMB_CLK	4	I	SMBus 時鐘。需要外部上拉電阻。如果未使用，則不連接。
NC	26	NC	無連接。

(1) I = 輸入，O = 輸出，I/O = 輸入或輸出，G = 接地，P = 電源，NC = 無連接

(3) “#”符號表示低電平有效。

圖 5-4 LMKDB1102 3mm x 3mm VQFN 封裝20 引腳頂視圖

圖例
時鐘輸入	時鐘輸出	POWER
GND	邏輯控制/狀態(tài)	無連接

表 5-4 LMKDB1102 引腳功能

引腳		類型⁽¹⁾	說明
名稱⁽²⁾⁽³⁾	編號	類型⁽¹⁾	說明
時鐘輸入
CLKIN_P	1	I	差分時鐘輸入。
CLKIN_N	2	I	差分時鐘輸入。
時鐘輸出
CLK1_P	16	O	LP-HCSL 差分時鐘輸出 1。如果未使用，則不連接。
CLK1_N	17	O	LP-HCSL 差分時鐘輸出 1。如果未使用，則不連接。
CLK2_P	9	O	LP-HCSL 差分時鐘輸出 2。如果未使用，則不連接。
CLK2_N	10	O	LP-HCSL 差分時鐘輸出 2。如果未使用，則不連接。
POWER
VDDA	6	P	模擬電源。建議進行額外的電源濾波。有關詳細信息，請參閱節(jié) 10.3。
VDDCLK	3、8、14、18、19	P	輸出電源
GND	7、20	G	器件接地，散熱焊盤。
散熱焊盤 (GND)	Pad	G	器件接地，散熱焊盤。
邏輯控制/狀態(tài)
^OE1#	15	I	控制 CLK1 的低電平有效輸入。內部上拉電阻。 0 = 輸出有效，1 = 輸出無效
^OE2#	12	I	控制 CLK2 的低電平有效輸入。內部上拉電阻。 0 = 輸出有效，1 = 輸出無效
LOS#	13	O	輸入時鐘信號丟失低電平有效/無連接。開漏。需要外部上拉電阻。低電平 = 輸入時鐘無效。高電平 = 輸入時鐘有效。
vZOUT_SEL	11	I	LP-HCSL 差分時鐘輸出阻抗選擇。內部下拉電阻。低電平 = 85Ω。高電平 = 100Ω。
NC	4、5	NC	無連接。

(1) I = 輸入，O = 輸出，I/O = 輸入或輸出，G = 接地，P = 電源，NC = 無連接

(3) “#”符號表示低電平有效。