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ZHCSCZ5F December 2013 – August 2025 LMK00334

PRODUCTION DATA

封裝選項

機(jī)械數(shù)據(jù) (封裝 | 引腳)

RTV|32
- MPQF166B

散熱焊盤機(jī)械數(shù)據(jù) (封裝 | 引腳)

RTV|32
- QFND448B

訂購信息

5.5 電氣特性

除非另有說明：V_CC = 3.3V ± 5%，V_CCO = 3.3V ± 5%，2.5V ± 5%，–40°C ≤ T_A ≤ 85°C，CLKin 以差分方式驅(qū)動，輸入壓擺率 ≥ 3V/ns。典型值表示在 V_CC = 3.3V、V_CCO = 3.3V、T_A = 25°C 以及產(chǎn)品表征時的建議運行條件下最有可能達(dá)到的參數(shù)標(biāo)準(zhǔn)；因此，無法保證一定能獲得典型值。⁽¹⁾

參數(shù)		測試條件		最小值	典型值	最大值	單位
電流消耗 ⁽¹⁾
ICC_CORE	內(nèi)核電源電流，所有輸出均已禁用	選擇 CLKinX			8.5	10.5	mA
ICC_CORE	內(nèi)核電源電流，所有輸出均已禁用	選擇 OSCin			10	13.5	mA
ICC_HCSL					50	58.5	mA
ICC_CMOS					3.5	5.5	mA
ICCO_HCSL	附加輸出電源電流，HCSL 組已使能	包括兩個組的輸出組偏置和負(fù)載電流，所有輸出上 R_T = 50?			65	81.5	mA
ICCO_CMOS	附加輸出電源電流，LVCMOS 輸出已使能	200MHz，C_L = 5pF	V_CCO = 3.3V ± 5%		9	10	mA
ICCO_CMOS	附加輸出電源電流，LVCMOS 輸出已使能	200MHz，C_L = 5pF	V_CCO = 2.5V ± 5%		7	8	mA
電源紋波抑制 (PSRR)
PSRR_HCSL	紋波引起的相位雜散電平⁽²⁾ 差分 HCSL 輸出	156.25MHz			-72		dBc
PSRR_HCSL	紋波引起的相位雜散電平⁽²⁾ 差分 HCSL 輸出	312.5MHz			-63		dBc
CMOS 控制輸入（CLKin_SELn、CLKout_TYPEn、REFout_EN）
V_IH	高電平輸入電壓			1.6		V_CC	V
V_IL	低電平輸入電壓			GND		0.4	V
I_IH	高電平輸入電流	V_IH = V_CC，內(nèi)部下拉電阻器				50	μA
I_IL	低電平輸入電流	V_IL = 0V，內(nèi)部下拉電阻器		-5	0.1		μA
時鐘輸入（CLKin0/CLKin0、CLKin1/CLKin1）
f_CLKin	輸入頻率范圍⁽⁸⁾	可在高達(dá) 400MHz 的頻率下正常工作根據(jù)輸出類型指定輸出頻率范圍和時序（請參閱 LVCMOS 輸出規(guī)格）		DC		400	MHz
V_IHD	差分輸入高電壓	CLKin 以差分方式驅(qū)動				Vcc	V
V_ILD	差分輸入低電壓			GND			V
V_ID	差分輸入電壓擺幅⁽³⁾			0.15		1.3	V
V_CMD	差分輸入 CMD 共模電壓	V_ID = 150mV		0.25		V_CC – 1.2	V
		V_ID = 350mV		0.25		V_CC – 1.1
		V_ID = 800mV		0.25		V_CC – 0.9
V_IH	單端輸入 IH 高電壓	CLKinX 驅(qū)動單端（交流或直流耦合），CLKinX* 交流耦合至 GND 或在 V_CM 范圍內(nèi)外部偏置				V_CC	V
V_IL	單端輸入 IL 低電壓			GND			V
V_{I_SE}	單端輸入電壓擺幅⁽⁸⁾			0.3		2	Vpp
V_CM	單端輸入 CM 共模電壓			0.25		V_CC – 1.2	V
ISO_MUX	多路復(fù)用器隔離，CLKin0 至 CLKin1	f_OFFSET > 50kHz，P_CLKinX = 0dBm	f_CLKin0 = 100MHz		-84		dBc
			f_CLKin0 = 200MHz		-82
			f_CLKin0 = 500MHz		-71
			f_CLKin0 = 1000MHz		-65
晶體接口（OSCin、OSCout）
F_CLK	外部時鐘頻率范圍⁽⁸⁾	OSCin 驅(qū)動單端，OSCout 懸空				250	MHz
F_XTAL	晶體頻率范圍	基本模式晶體 ESR ≤ 200?（10 到 30MHz）ESR ≤ 125?（30 到 40MHz）⁽⁴⁾		10		40	MHz
C_IN	OSCin 輸入電容				1		pF
HCSL 輸出（CLKoutAn/CLKoutAn、CLKoutBn/CLKoutBn）
f_CLKout	輸出頻率范圍⁽⁸⁾	R_L = 50Ω 至 GND，C_L ≤ 5pF		DC		400	MHz
Jitter_{ADD_PCle}	PCIe 7.0 的附加 RMS 相位抖動⁽⁸⁾	PCIe 第 7 代抖動	CLKin：100MHz，壓擺率 ≥ 3V/ns		3.51	5.45	fs
Jitter_{ADD_PCle}	PCIe 6.0 的附加 RMS 相位抖動⁽⁸⁾	PCIe 第 6 代抖動	CLKin：100MHz，壓擺率 ≥ 3V/ns		5.04	7.78	fs
Jitter_{ADD_PCle}	PCIe 5.0 的附加 RMS 相位抖動⁽⁸⁾	PCIe 第 5 代抖動	CLKin：100MHz，壓擺率 ≥ 3V/ns		7.17	12.8	fs
Jitter_{ADD_PCle}	PCIe 4.0 的附加 RMS 相位抖動⁽⁸⁾	PCIe 第 4 代， PLL BW = 2MHz-5MHz， CDR = 10MHz	CLKin：100MHz，壓擺率 ≥ 3V/ns		20.3	30.5	fs
Jitter_{ADD_PCle}	PCIe 3.0 的附加 RMS 相位抖動⁽⁸⁾	PCIe 第 3 代， PLL BW = 2MHz-5MHz， CDR = 10MHz	CLKin：100MHz，壓擺率 ≥ 3V/ns		20.3	30.5	fs
Jitter_ADD	附加 RMS 抖動積分帶寬 12MHz 到 20MHz⁽⁵⁾	V_CCO = 3.3V， R_T = 50Ω 至 GND	CLKin：100MHz，壓擺率 ≥ 3V/ns		77		fs
本底噪聲	本底噪聲 f_OFFSET ≥ 10MHz⁽⁶⁾⁽⁷⁾	V_CCO = 3.3V， R_T = 50Ω 至 GND	CLKin：100MHz，壓擺率 ≥ 3V/ns		-161.3		dBc/Hz
占空比	占空比⁽⁸⁾	50% 輸入時鐘占空比		45%		55%
V_OH	輸出高電壓	T_A = 25°C，直流測量， R_T = 50Ω 至 GND		520	810	920	mV
V_OH	輸出高電壓			-150	0.5	150	mV
V_OL	輸出低電壓			-150	0.5	150	mV
V_CROSS	絕對交叉電壓⁽⁸⁾⁽⁹⁾	R_L = 50Ω 至 GND，C_L ≤ 5pF		250	350	460	mV
V_CROSS	絕對交叉電壓⁽⁸⁾⁽⁹⁾					140	mV
ΔV_CROSS	V_CROSS 的總變化⁽⁸⁾⁽⁹⁾					140	mV
t_R	輸出上升時間 20% 至 80%⁽⁹⁾⁽¹²⁾	250MHz，長達(dá) 10 英寸的均勻傳輸線路，具有 50Ω 特性阻抗，R_L = 50Ω 至 GND，C_L ≤ 5pF			225	400	ps
t_F	輸出下降時間 80% 至 20%⁽⁹⁾⁽¹²⁾				225	400	ps
LVCMOS 輸出 (REFout)
f_CLKout	輸出頻率范圍⁽⁸⁾	C_L ≤ 5pF		DC		250	MHz
Jitter_ADD	附加 RMS 抖動積分帶寬 1MHz 到 20MHz⁽⁵⁾	V_CCO = 3.3V， C_L ≤ 5pF	100MHz，輸入壓擺率 ≥ 3V/ns		95		fs
本底噪聲	本底噪聲 f_OFFSET ≥ 10MHz⁽⁶⁾⁽⁷⁾	V_CCO = 3.3V， C_L ≤ 5pF	100MHz，輸入壓擺率 ≥ 3V/ns		-159.3		dBc/Hz
占空比	占空比⁽⁸⁾	50% 輸入時鐘占空比		45%		55%
V_OH	輸出高電壓	1mA 負(fù)載		V_CCO – 0.1			V
V_OL	輸出低電壓	1mA 負(fù)載				0.1	V
I_OH	輸出高電平電流（拉電流）	V_O = V_CCO/2	V_CCO = 3.3V		28		mA
			V_CCO = 2.5V		20		mA
			V_CCO = 3.3V		28		mA
			V_CCO = 2.5V		20
I_OL	輸出低電平電流（灌電流）		V_CCO = 2.5V		20
t_R	輸出上升時間 20% 至 80%⁽⁹⁾⁽¹²⁾	250MHz，長達(dá) 10 英寸的均勻傳輸線路，具有 50Ω 特性阻抗，R_L = 50Ω 至 GND，C_L ≤ 5pF			225	400	ps
t_F	輸出下降時間 80% 至 20%⁽¹⁰⁾⁽¹²⁾				225	400	ps
t_EN	輸出使能時間⁽¹⁰⁾	C_L ≤ 5pF				3	周期
t_DIS	輸出禁用時間⁽¹⁰⁾	C_L ≤ 5pF				3	周期

(1) 有關(guān)電流消耗和功率耗散計算的更多信息，請參閱電源相關(guān)建議 和熱管理。

(2) 電源紋波抑制（或 PSRR）定義為：在 V_CCO 電源上注入單音正弦信號（紋波）時，調(diào)制到時鐘輸出上的單邊帶相位雜散電平（單位為 dBc）。假設(shè)沒有幅度調(diào)制效應(yīng)且調(diào)制指數(shù)較小，則可以使用測量的單邊帶相位雜散電平 (PSRR) 來計算峰值間確定性抖動 (DJ)，如下所示： DJ (ps pk-pk) = [ (2 × 10(^PSRR / 20)) / (π × f_CLK) ] × 1E12

(3) 有關(guān) V_ID 和 V_OD 電壓的定義，請參閱差分電壓測量術(shù)語。

(4) 必須滿足規(guī)定的 ESR 要求，以驗證振蕩器電路是否存在啟動問題。但是，要保持低于晶體的最大功率耗散（驅(qū)動電平）規(guī)格，晶體的較低 ESR 值并非必需。有關(guān)晶體驅(qū)動電平注意事項，請參閱晶體接口。

(5) 對于 100MHz 和 156.25MHz 時鐘輸入條件，使用方法 1 計算附加 RMS 抖動 (J_ADD)：J_ADD = SQRT(J_OUT² - J_SOURCE²)，其中 J_OUT 是在輸出驅(qū)動器上測得的總 RMS 抖動，J_SOURCE 是應(yīng)用于 CLKin 的時鐘源的 RMS 抖動。對于 625MHz 時鐘輸入條件，使用方法 2 近似計算附加 RMS 抖動：J_ADD = SQRT(2 × 10^dBc/10) / (2 × π × f_CLK)，其中 dBc 是從 12kHz 到 20MHz 帶寬內(nèi)積分得到的輸出本底噪聲的相位噪聲功率。相位噪聲功率的計算公式如下：dBc = Noise Floor + 10 × log₁₀(20MHz – 12kHz)。

(6) 輸出緩沖器的本底噪聲作為緩沖器的遠(yuǎn)端相位噪聲進(jìn)行測量。通常，此偏移 ≥ 10MHz，但對于較低的頻率，由于測量設(shè)備限制，此測量偏移可低至 5MHz。

(7) 隨著時鐘輸入壓擺率降低，相位噪底降低。與單端時鐘相比，由于共模噪聲抑制，差分時鐘輸入（LVDS、LVPECL）在較低壓擺率下不易受到本底噪聲降低的影響。但是，TI 建議對差分時鐘使用盡可能高的輸入壓擺率，以在器件輸出端實現(xiàn)最佳本底噪聲性能。

(8) 規(guī)格根據(jù)表征進(jìn)行驗證，而未經(jīng)生產(chǎn)測試。

(9) HCSL 或 CMOS 的交流時序參數(shù)取決于輸出電容負(fù)載。

(10) 輸出使能時間是 REFout_EN 被拉至高電平后使能輸出所需的輸入時鐘周期數(shù)。同樣，輸出禁用時間是 REFout_EN 被拉至低電平后禁用輸出所需的輸入時鐘周期數(shù)。為了實現(xiàn)精確測量，REFout_EN 信號的邊沿轉(zhuǎn)換速度必須遠(yuǎn)快于輸入時鐘周期。

(11) 輸出偏斜是在相同電源電壓和溫度條件下運行時，具有相同輸出緩沖器類型和相同負(fù)載的任意兩個輸出之間的傳播延遲差值。

(12) 參數(shù)根據(jù)設(shè)計指定，未經(jīng)生產(chǎn)測試。