ZHCSXJ8B December 2024 – June 2025 ADC3648 , ADC3649
PRODUCTION DATA
| 參數 | 測試條件 | 最小值 | 標稱值 | 最大值 | 單位 | |
|---|---|---|---|---|---|---|
| ADC 時序規(guī)格 | ||||||
| TAD | 孔徑延遲 | 200 | ps | |||
| TA | 孔徑抖動 | 75 | fs | |||
| CER | 誤碼率 | FS = 500MSPS，錯誤 > 256 個代碼 | 1E-10 | 錯誤/樣本 | ||
| FS = 500MSPS，錯誤 > 512 個代碼 | 3E-13 | |||||
| FS = 250MSPS，錯誤 > 256 個代碼 | 1E-11 | |||||
| 喚醒時間 | 退出全局斷電模式后數據有效的時間（內部電壓基準關閉） | 3 | ms | |||
| 延遲：tPD + tADC + tDIG | ||||||
| tPD | 傳播延遲：采樣時鐘下降沿到 DCLK 上升沿 | 傳播延遲：采樣時鐘下降沿到 DCLK 上升沿 | 1.4 + TS/4 | 1.7 + TS/4 | 2 + TS/4 | ns |
| tADC | ADC 延遲 | DDR LVDS，正常模式 | 38 | ADC 時鐘周期 | ||
| DDR LVDS，低延遲模式 | 4 | |||||
| 時間戳：輸入至 LVDS 輸出 | DDR LVDS | 8 | ||||
| tDIG | 數字延遲：接口和抽取 | DDC 旁路 | 5 | 輸出時鐘周期 | ||
| /2 抽?。▽崝祷驈蛿担?/td> | 24 | |||||
| /4、/8 抽?。▽崝祷驈蛿担?/td> | 49 | |||||
| /16.../32768 抽?。▽崝祷驈蛿担?/td> | 50 | |||||
| 串行編程接口（SCLK、SEN、SDIO）- 輸入 | ||||||
| fCLK(SCLK) | 串行時鐘頻率 | 1 | 20 | MHz | ||
| tSLOADS | SEN 下降沿到 SCLK 上升沿的建立時間 | 10 | ns | |||
| tSLOADH | SCLK 上升沿至 SEN 下降沿的保持時間 | 10 | ns | |||
| tDSU | SDIO 至 SCLK 上升沿的建立時間 | 10 | ns | |||
| tDH | SCLK 上升沿至 SDIO 的保持時間 | 10 | ns | |||
| 串行編程接口 (SDIO) - 輸出 | ||||||
| t(OZD) | SDIO 三態(tài)到被驅動 | 10 | ns | |||
| t(ODZ) | SDIO 數據到三態(tài) | 14 | ns | |||
| t(OD) | 從 SCLK 的下降沿到 SDIO 有效 | 10 | ns | |||
| 時序：SYSREF | ||||||
| ts(SYSREF) | 建立時間：SYSREF 有效至 CLKP/M 上升沿 | 100 | ps | |||
| th(SYSREF) | 保持時間：CLKP/M 上升沿至 SYSREF 無效 | 100 | ps | |||
| 接口時序：DDR 和 SLVDS | ||||||
| tDV | 數據有效時間：數據轉換到 DCLK 轉換 | FS = 500MSPS | 0.465 | 0.68 | 0.905 | ns |
| FS = 250MSPS | 0.905 | 1.16 | 1.415 | ns | ||
| tDI | 數據無效時間：DCLK 轉換到數據轉換 | FS = 500MSPS | 0.095 | 0.32 | 0.535 | ns |
| FS = 250MSPS | 0.615 | 0.84 | 1.065 | ns | ||