ZHCSPP4B June 2022 – February 2025 ADC12QJ1600-SP
PRODUCTION DATA
提供兩個(gè) LVDS 時(shí)鐘輸出以簡化系統(tǒng)時(shí)鐘架構(gòu)。圖 6-3中顯示了這些器件。第一個(gè) LVDS 時(shí)鐘輸出是 PLLREFO±。PLLREFO± 直接從由 PLLREF_SE 確定的、已選擇的基準(zhǔn)時(shí)鐘輸入 (CLK± 或 SE_CLK) 重復(fù) PLL 基準(zhǔn)時(shí)鐘。PLLREFO± 輸出在 C-PLL 被啟用時(shí)，被自動(dòng)啟用，但是可通過將 PLLREFO_EN設(shè)置為 0，將其禁用。該輸出僅在 PLL_EN 引腳設(shè)置為高電平且 PD 設(shè)置為低電平時(shí)可用。將 PD 設(shè)置為高電平會(huì)禁用此輸出；因此，如果系統(tǒng)運(yùn)行需要 PLLREFO±，則不應(yīng)使用 PD。PLLREFO± 的示例用例包括驅(qū)動(dòng) FPGA 或 ASIC 的數(shù)字內(nèi)核結(jié)構(gòu)，或者它可以菊鏈?zhǔn)竭B接附加器件的 CLK± 輸入引腳，以便為第二個(gè)器件提供 PLL 基準(zhǔn)時(shí)鐘。PLLREFO± 輸出可按系統(tǒng)要求以菊花鏈形式連接至多個(gè)器件的 CLK± 輸入ADC12QJ1600-SP。請(qǐng)注意，SYSREF 必須由單獨(dú)的時(shí)鐘源（時(shí)鐘芯片、FPGA、ASIC 等）提供，并且必須滿足每個(gè)器件相對(duì)于基準(zhǔn)時(shí)鐘輸入的設(shè)置和保持時(shí)間，以便實(shí)現(xiàn)確定性延遲和同步。
第二個(gè) LVDS 時(shí)鐘輸出為 TRIGOUT±。該輸出可以來自 TMSTP± 輸入（作為時(shí)間戳或觸發(fā)器輸出），也可以來自 JESD204C 串行器/解串器 PLL (S-PLL)。該時(shí)鐘輸出在器件啟動(dòng)時(shí)不可用，必須通過 SPI 接口啟用。S-PLL 可由 RX_DIV 分頻器進(jìn)行分頻，并從 TRIGOUT± 引腳輸出，作為 FPGA 或 ASIC 收發(fā)器塊的基準(zhǔn)時(shí)鐘。啟用 TRIGOUT± 輸出并通過 TRIGOUT_CTRL 寄存器設(shè)置 TRIGOUT± 工作模式（包括 RX_DIV 分頻器）。當(dāng) S-PLL 被選為 TRIGOUT± 源時(shí)，TRIGOUT± 時(shí)鐘輸出頻率可通過等式 6計(jì)算得出。
其中